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RSS订阅原创 DEFA: Efficient Deformable Attention Acceleration via Pruning-Assisted Grid-Sam..... 论文解读
在代表性基准测试中进行了广泛评估，与强大的gpu相比，DEFA实现了10.1-31.9倍的加速提升和20.3-37.7倍的能效提升。FWP和PAP平均减少43%的fmap像素和84%的采样点，并且消除了不重要的fmap像素和采样点的计算成本，占整体计算的50%以上。在MSGS的biliner中，在没有bank冲突的情况下，并行计算四个采样点。3.1 PWP：文中提到采样中每个像素的访问概率差异较大，因此作者对像素的采样次数进行统计，然后将采样频率低的像素根据位置进行掩码，从而达到减少内存的目的。
2024-04-04 12:41:16
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原创 HDLbits刷题记录之Mt2015 q4b
题目是给出了波形图，这个和前面真值表那个题目类似，同样可以由真值表的输出为1的地方入手，最后得到逻辑表达式。可以参考我前面的那道题目的。
2024-01-25 18:07:35
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原创 HDLbits刷题记录之Truthtable1
我们可以在网上搜索将真值表化为表达式的方法，也就是先找到输出为1的那几行，然后由这几行写出表达式（利用输入相与，1取原值，0取输入的非值），再将所有的表达式加起来（利用或表达式连起来）。如何化简呢，就是找三个里面有两个相同的,然后另外一个不同的，提出了，提出来的那个元素肯定是1，就化简了。题目分析：给出了真值表，然后让写逻辑表达式。由表可知，第3、4、6、8行的值为1，
2024-01-25 17:54:02
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原创 HDLbits刷题记录之Adder100i
题目：通过实例化 100 个全加器来创建 100 位二进制纹波进位加法器。加法器将两个 100 位数字和一个进位输入相加，产生 100 位和并输出。为了鼓励您实际实例化全加器，还可以输出纹波进位加法器中每个全加器的进位。cout[99] 是最后一个全加器的最终进位，也是您通常看到的进位。分析：像题目要求中那样说的，但是有个问题在于，这个网页的输入模式并不支持两个模块。反正我没有运行成功。下面是没法运行的代码，不过是例化的思想，按理说在别处应该可以运行成功。
2024-01-21 00:44:18
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原创 标准化与归一化之间的区别
标准化：数据分布的归一，较好地保留了数据之间的分布，但是数据对于的权重没有得到保留，因为标准化所使用的规约化的分母是标准差，二标准差的大小也间接代表着权重的大小，这就导致规约之后的分布，各个数据/样本的权重是平等的，但是保留样本之间的距离。学习神经网络这么久，一直都对归一化和标准化分不清楚，有时候觉得自己明白了，有时候又忘记了。归一化导致数值归一，丢失数据的分布信息，对数据之间的距离没有得到很好的保留，但保留了权值。标准化，将对应的数据的分布规约到均值为0，标准差为1的分布式（近似高斯分布）。
2024-01-15 16:03:00
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原创 HDLbits刷题记录之Conditional
想我一个年纪渐长的老码农，竟然在这道题上花费了二十分钟。害，我一开始为啥写了个if else语句，结果把自己给绕进去了，这不是直接比较就可以吗，然后我部分答案是对的，只有少数不对，然后我思前想后，然后解决了问题。害，真是菜鸡本鸡。
2023-12-19 17:53:00
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原创 HDLbits刷题记录之Always casez
这里的关键字是casez，重要的事情说三遍casez casez casez！！！，我前面竟然没看见，真的是菜鸡本鸡。。。。。。
2023-12-07 00:43:23
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原创 HDLbits刷题记录之Always case
我是没有注意到题目中说的除了5个之外，都是为0，然后没有写case的default，然后结果是部分出错，对比了波形图，写了default。然后回头看题目要求，确实是有default。感觉出来了 case还是尽量写上default。因为不写的话，有时候会停留在上面的某一个case满足的条件当中，从而造成错误。菜鸡本鸡。
2023-12-06 15:14:47
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原创 HDLbits刷题记录之Alwaysblock2
算是基础知识总结吧，第一点：assign后面是用阻塞赋值，赋值等号左侧必须是wire。第二点：always@(*)的赋值，也是用阻塞赋值，等号坐标必须是reg。第三点：always@(posedge clk)中，用非阻塞赋值，左侧变量必须是reg。菜鸡本鸡的废话连篇。。。。。。
2023-12-06 14:24:50
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原创 HDLbits刷题记录之Alwaysblock1
assign与always块的不同，只是在赋值左侧变量的类型上有差异。assign只能用wire类型，always块只能用reg类型。这只是来源于硬件设计语言的遗留问题。always@(*)与assign相当于一模一样？那这是我之前意会错了。菜鸡本鸡没错了。。。。。。
2023-12-06 11:48:24
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原创 HDLbits刷题记录之Module addsub
在写的过程中，犯了一个错误，在开头声明wire的时候，使用了这句“wire sub_16 = {16{sub}};”，然后把这个sub_16与b进行异或，那这样的话，就相当于之后的sub_16的没有更新的，因此当sub=1的时候，结果与真实值不一样。所以更改为现在这个样子，这样每次就能更新这个sub_16。本以为这个程序总能一遍过了吧，没想到路还远着呢。革命尚未成功，同志仍需努力。写着竟然有点喜欢Verilog语言了，虽然菜，但是热爱呀，可能这就是人菜瘾大的乐趣吧。
2023-12-06 01:06:58
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原创 HDLbits刷题记录之Module cseladd
最后的选择器，想用if语句进行赋值，但是报错。从别处看到的，“被 assign 赋值的信号定义为 wire 型，被 always@(*)结构块下的信号定义为 reg 型。
2023-12-06 00:05:07
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原创 HDLbits刷题记录之Module fadd
利用逻辑表达式可能效率确实高一些，但是我的思想也没错哈哈哈，也能成功其实，而且用{}的话，都不需要中间的临时wire变量。
2023-12-05 22:21:53
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原创 HDLbits刷题记录之Module add
其实本菜鸡本来以为题目说的不考虑进位，是指输入进位和输出进位全部为0，于是乎，我就自己定义了四个cin和cout，虽然运行成功，但是测试的例子中显示，有一些是错误的。因此是我理解错误，所以就把低位的进位输出，作为高位加法的进位输入。这样才全部正确，并且之前还没有声明过一位的wire变量，还真的可以用[0:0]来声明。
2023-12-05 17:50:22
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原创 【Multimodal Learning with Transformers:A Survey解读】未完
Transformer在NLP具有统治地位。Vision Transformer是一个开创性的工作，他将Transformer编码器应用到图像。后续VIT及变体被广泛应用到各种计算机视觉任务，参考文献【99-101】解释了内部表征的鲁棒性和潜在表征传播。VideoBERT[7]是一项突破性的工作，它是将Transformer扩展到多模式任务的第一个工作。
2023-09-25 12:02:09
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原创 2021-07-12
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2021-08-31 16:25:53
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空空如也
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