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原创 格雷码（Gray Code）编码、实现及规律（附编码）
格雷码（Gray Code）是由贝尔实验室的弗兰克·格雷（Frank Gray，1887-1969）在20世纪40年代提出，并在1953年取得美国专利“Pulse Code Communication”。最初目的是在使用PCM（Pusle Code Modulation）方法传输数字信号的过程中降低错误可能。定位控制是自动控制的一个重要内容。如何精确地进行位置控制在许多领域里面有着广泛的引用，例如机器人运动，数控机床的加工，医疗机械和伺服传动控制系统等。编码器是一种把角位移或者是直线位移转换成电信号（脉
2021-04-19 21:02:15
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原创 【FPGA自学总结】Testbench测试代码推荐编写规范
Testbench介绍及其重要性Testbench，就是测试平台的意思，具体概念就多不介绍了，相信略懂FPGA的人都知道。编写Testbench的主要目的是为了对使用硬件描述语言(HDL)设计的电路进行仿真验证，测试设计电路的功能、部分性能是否与预期的目标相符。博主在刚开始入门FPGA时把写RTL代码当成重点，不愿写Testbench，仅仅使用Quartus II自带的仿真产生几个激励，然后观察一下最后输出的波形就完事了。有段时间甚至直接忽视仿真，拿单片机在线调试那一套来对付FPGA，直接把代码下载到板
2020-12-29 17:50:53
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原创 Verilog中常见的不可综合语句
常见不可综合的语句敏感列表中同时带有posedge和negedge的不可被综合always @(posedge clk or negedge rst_n)类似always块不可被综合initial语句initial只能使用一次，用于testbench中，不能被综合events语句用于testbench中，不能被综合assign 和 deassign语句Verilog不支持对reg 数据类型的assign或deassign进行综合，支持对wire数据类型的assign或deassign进行
2021-08-17 10:14:57
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原创 FPGA序列检测模块编码、测试及ModelSim波形状态显示技巧
FPGA序列检测编码、测试及ModelSim状态显示检测序列1010110，出现此序列时输出一个时钟周期的脉冲，且当出现…101011010110…时输出两次脉冲。状态转移图代码module flow_check( input wire clk, input wire rst_n, input wire idata, output reg flag); localparam S0 = 7'b000_0000; localparam S1 = 7'b000_
2021-08-09 15:49:03
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原创 【FPGA实例】FPGA的呼吸灯实现
FPGA的呼吸灯实现设计报告呼吸灯原理------呼吸灯是指灯光在微电脑的控制之下完成由亮到暗的逐渐变化，感觉好像是人在呼吸。其广泛应用于手机之上，并成为各大品牌新款手机的卖点之一，起到一个通知提醒的作用。设计要求------时钟频率50MHz，要求实现led灯在4s的时间长度内实现一次呼吸，即由暗变亮随即再变暗。设计思路------led灯呼吸效果是由时钟周期内高低电平的时长不同所导致的，也即占空比不同。相同时钟周期内， 占空比50%的LED灯亮度高于占空比为40%的LED灯亮度。---
2021-03-11 17:33:35
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转载 【FPGA实例】基于FPGA的DDS信号发生器设计
DDS 原理DDS（直接频率合成）技术是根据奈奎斯特抽样定理及数字处理技术，把一系列的模拟信号进行不失真的抽样，将得到的数字信号存储在存储器中，并在时钟的控制下，通过数模转换，将数字量变成模拟信号的方法。DDS 模块主要由相位累加器、查找表、DAC 转换器和低通滤波器组成，基本结构如下。相位累加器，是 DDS 的核心组成部分，用于实现相位的累加，并输出相应的幅值。相位累加器由 M 位宽加法器和 M 位宽寄存器组成，通过时钟控制，将上一次累加结果反馈到加法器输入端实现累加功能，从而使每个时钟周期内的相
2021-03-10 20:48:47
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原创 【FPGA实例】FPGA矩阵键盘驱动设计及Testbench验证
设计思路采用20ms的延时电路产生使能时钟去扫描，可以直接省略掉按键的消抖延时；虽然每个状态都要进行一次延时消抖，但RTL设计上却更加简单了。矩阵键盘的Verilog HDL实现/* ░░░░░░░░░░░░░░░░░░░░░░░░▄░░ * ░░░░░░░░░▐█░░░░░░░░░░░▄▀▒▌░ * ░░░░░░░░▐▀▒█░░░░░░░░▄▀▒▒▒▐ * ░░░░░░░▐▄▀▒▒▀▀▀▀▄▄▄▀▒▒▒▒▒▐ * ░░░░░▄▄▀▒░▒▒▒▒▒▒▒▒▒█▒▒▄█▒▐ * ░░░▄▀▒▒▒░
2021-01-14 15:41:32
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原创 【FPGA实例】FPGA按键驱动设计方案及testbench验证
原理这一检测方案中，由于在按键的抖动中，计数器不断地清零，所以时间不会达到20ms；而按键按下的时间必然会大于20ms，因此必然能够检测到。同时，在松开按键时，计数器再次被清零。按键检测方案的Verilog HDL实现module key_count_scan( input clk, input rst_n, input [3:0] key_data, output reg key_flag, output reg [3:0] key_value);//
2021-01-13 16:43:27
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原创 【FPGA实例】LED呼吸灯的设计及Testbench验证
Verilog HDL代码//led breathe displaymodule led_breathe_display( input clk, input rst_n, output [3:0] led_data );//---------------------------//generate for 1us delay signal//localparam DELAY_TOP1 = 6'd50; //1uslocalparam DELAY_TOP1
2021-01-12 12:12:36
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原创 【FPGA实例】LED跑马灯显示实验及Testbench验证
跑马灯（或称流水灯）即4位LED中，任何一个时刻只亮一个LED，循环奔跑，实现花样显示操作。LED跑马灯显示模块端口列表端口名输入/输出clkinputrst_ninputled_dataoutput代码如下：//Water LEDmodule Water_LED( input clk, input rst_n, output reg [3:0] led_data);//--------------------------
2021-01-11 21:07:14
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原创 【FPGA实例】FPGA简易电子钟实现及Testbench验证
简易电子钟计时模块//简易电子钟//模块:分秒计数模块//时分秒计数模块module real_timer( input clk, input rst_n, output reg [5:0] second, //second（0~59） output reg [5:0] minute, //minute（0~59） output reg [4:0] hour //hour（0~23） );//parameter defineparam
2021-01-07 11:43:30
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原创 【FPGA干货】想去一线大厂做FPGA芯片开发？这些是你该学的知识（入门）
想去一线大厂做FPGA芯片开发？这些是你该学的知识（入门）https://www.bilibili.com/video/BV1aK4y1E7nc
2021-01-05 11:47:00
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原创 【FPGA干货】想去一线大厂做FPGA芯片开发？这些是你该学的知识（进阶）
想去一线大厂做FPGA芯片开发？这些是你该学的知识https://www.bilibili.com/video/BV11y4y1i7Lv
2021-01-05 11:44:38
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原创 【资料】从算法设计到硬线逻辑的实现
从算法设计到硬线逻辑的实现链接：https://pan.baidu.com/s/1Wo2dZuj79Cg7FQEvt7o5SQ提取码：qwer
2020-12-28 13:54:57
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原创 【FPGA知识点】Modelsim仿真介绍及仿真流程
Modelsim时序仿真Modelsim软件的介绍和使用Modelsim仿真分为前仿真和后仿真。前仿真也就是纯粹的功能仿在验证电路的功能是否符合设计要求,其特点是不考虑电路门延迟与线延迟。后仿真也称时序仿真,可以真实地反映逻辑的时延与功能,综合考虑电路的路径延迟与门延迟的影响,验证电路能否在一定时序条件下满足设计构想的过程,是否存在时序违规。对于FPGA设计来说,一般只进行前仿真(功能仿真)即可。ModelSim的使用主要分为两种情况:第种就是直接使用 ModelSim软件进行仿真,也就是手动仿真;第
2020-12-25 10:46:30
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原创 【FPGA知识点】FPGA的时钟网络资源
FPGA的时钟网络资源FPGA的时钟网络资源一般分为三大类1. 全局时钟网络资源2. 区域时钟网络资源3. I/O时钟网络资源原因前两种主要针对FPGA内部的一些资源，对于接口资源，则由专门的IO时钟网络资源来完成时钟信号承载工作。主要原因有三：接口资源的寄存器数量较少，不需要大型的树状时钟网络来减少时钟到达各个目的地的延迟时间差；内部的时钟网络资源由于作用范围广，所以网络庞大，一般无法承受频率太高的时钟信号，而一些接口的时钟频率很高，超出了全局时钟网络的承受范围。因此，需要专有的IO时
2020-12-23 14:45:17
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原创 【资料】《数字电子技术基础》阎石第五版
数字电子技术基础+阎石+第五版链接：https://pan.baidu.com/s/1cFrNlJuM4Cm0cscmQg5ehg提取码：qwer
2020-12-18 10:56:41
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原创 【资料】《模拟电子技术基础-童诗白第四版》
《模拟电子技术基础-童诗白第四版》链接：https://pan.baidu.com/s/1yMbukWOlrsob-ZjzYzzpEQ提取码：qwer
2020-12-18 10:53:54
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原创 【资料】Verilog HDL数字设计与综合PDF
Verilog HDL数字设计与综合链接：https://pan.baidu.com/s/14Gdd2PQofeU-9qN9dXlmvA提取码：qwer
2020-12-18 10:50:21
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原创 【FPGA知识点】FPGA的输入输出列表
FPGA的输入输出FPGA的输入输出关于输入输出理解FPGA的输入输出FPGA里面的输入输出都是以FPGA的芯片为第一人称来讲的。通俗讲就是芯片内部往外输出信号就是output，外面的信号往芯片内部输入就是input。举个例子，你的主时钟50MHZ，是在芯片外面的晶振把信号输入进来，所以clk就是input。外围的ic器件的分析都是一样的。需要LED灯点亮，就需要从芯片内部向外部的LED灯发送控制信号，所以led就是output。关于输入输出Verilog HDL语言中端口有3种传输方向：inpu
2020-12-14 22:42:48
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PID控制综述.docx
2021-01-04
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