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RSS订阅原创 【无标题】我的2021，一个创业者的自述与思考（2）
前言创业的第三年，每年写一次总结，每次都是在12月初写，以赶在公司的周年的时候可以发布，但是这次准备了好久，一直不知道怎么动手，感觉相对20年的刻骨铭心，21年略显平淡，简单的回顾3年的时间，第一年是开心和愉快的，没有财务压力，花钱做产品，第二年是煎熬的，也是长白头发最多的一年，钱差不多花完了，需要自力更生，同时还碰上百年不遇的疫情，第三年相对心态上比较平静，被狠狠的熬了一年以后，承压能力相对好了很多，遇事也相对沉稳。2021的也收获了很多，写下来是一个记录也是一段分享，21年整体上是顺利的，没有202
2021-12-15 10:23:35
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原创 我的2020，一个初创者的自述与思考
我的2020，一个初创者的自述与思考前言2020年是大疫之年，改变了很多事物原本正常的运行轨迹，带给我们很多的不确定性，这种不确定性对于一家刚成立1年的公司来说则是挑战与机会并行，非常考验我们的生存能力。整体上这一年是过的比较艰苦的，但是很庆幸的是在距离2020年还有一个月结束的时间节点上，我们公司依旧存活，并带给我自己一段比较难忘的经历，有一些实际的感受分享给大家。伊始2020年伊始，公司是在一片开心愉悦的氛围中开启新年征程的，我们在2019年12月接到了我们年度最大的国外订单，并靠着这个订单完成
2020-12-11 10:46:12
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原创 浅谈智慧灯杆的配套产业
浅谈智慧灯杆的配套产业在开篇之前，作为智慧路灯网关和智慧路灯系统的集成商，我们来从智慧路灯系统集成商的视角来聊聊这个行业。智慧灯杆系统集成过程中，包含传统的灯杆生产厂家、网关和云系统提供商、屏幕生产厂家、音响生产厂家、一键报警生产厂家、环境监测和充电桩、视频监控，至于项目工程商和业主不在我们讨论的范围内。壹 传统的灯杆生产厂大部分集中在扬州，中山，常州，扬州是市政路灯为主，中山商业照明和国际市场为主，常州以景观灯饰为主，其中扬州作为国内老牌的大灯杆生产基地，接触智慧灯杆最早，在我们2020年5月份到
2020-08-29 12:42:36
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原创 智慧灯杆网关与智慧路灯
## 标题智慧灯杆的从业经验分享壹 入行智慧灯杆开篇之前先来段广告：能加新能源一家专门针对新能源行业的物联网公司，公司以物联网的终端和云系统方案为主体，提供物联网方案的定制与开发，目前公司已有的产品主要包含太阳能路灯，市电路灯的物联网灯控器与系统，智慧路灯的网关与系统。目前已经有超过3万个物联网节点的设备，分布于超过30多个国家。2019年的是10月1号，接到客户的电话，咨询我们能不能做智慧路灯的系统和网关，10月3号直接飞到客户处洽谈，并与智慧灯杆行业结缘，...
2020-08-29 10:35:26
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原创 年近30------职业回顾与思考
我是一名普通的二本院校毕业的学生，专业是电子信息工程，毕业时间是2012年。得益于大学时代对电子信息技术的极大兴趣，外加自己足够的付出，大学期间获得了全国大学生电子设计大赛一等奖，飞思卡尔的全国二等奖，当时有同学告诉我有这个奖项将来工作就不愁了，可那时心里从来没有把得奖与工作建立起关系。学校： 回顾大学的时光，主要被3样事情占据，谈恋爱、打游戏、泡实验室。谈恋爱是大一开始的，
2017-03-14 15:22:03
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原创 智能床、智能床垫、智能睡眠监测器的调研分析
在智能家居中，床扮演者不可或缺的角色，其陪伴了人一生中1/3时间，所以有一张合心意的床也是不可或缺的，最近项目中需要和其他厂商合作关于智能床垫的项目，所以便对市面上的智能床垫相关的产品做了一个调研，总体如下： 厂商中有做床的，有做床垫的，也有做如sleepace做床上用品的。下面将分别对三者进行一个简单的介绍。 Sleep Number作为智能床的生成商，每年的CES展上，都会有新
2016-01-16 15:29:08
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原创 xilinx_spartan6_io_电平读书笔记
FPGA的IO支持多种电平标准,但是其中用几点的概念比较模糊,在此特意记下: 最近在用xilinx的spartan 6 与ARM进行通信，但是FPGA的逻辑电平是3.3V的LVTTL标准,而ARM输出的是1.8V的电平标准，两者IO电平的不匹配，出现了一些问题如下： FPGA在VCCO = 3.3V是，是否可以设置FPGA的IO电平标准为1.8V？
2015-11-23 12:24:44
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原创 第一次承担PM的角色感悟与记录
偶然的机会，大boss让我写一个技术方案提供给客户，加了2天班，搞定并提交给了客户，当时并未想太多，结果周一的时候客户要求通过电话的形式与交流了技术方案的实施细节，并且客户反馈表示满意，最终大boss在与客户谈论合作的时候带上了我，并经过3次的交流，确定项目合作。 非常感谢大boss信任，在最终项目实施的时候，任命我为项目负责人，负责整个项目的技术方案、实施以及与客户的沟通。第一管理
2015-11-17 15:07:27
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原创 433MHz(CC1101)与zigbee （CC2530）对比测试
以下是433Mhz和zigbee的测试情况，购买的模块都是TI公司的市场上较为主流，出货最多的模块。1.1 CC1101：CC1101的通讯频率为433MHz，优点在于传输距离远，传输数据率低，绕射能力强，但是不能够组网，工作模式只能是1点对多点。受到其他公司所采用433MHz的影响，我们第一步测试的为CC1101。测试的CC1101Mhz的发射功率为60mw，待机功耗为10mw。
2015-09-25 14:02:50
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原创 PCIe 复位：Clod reset、warm reset、Hot reset、Function level reset
PCIe总线规定了两个复位方式：conventional Reset和FLR（FunctionLevel Reset），而Conventional Reset由进一步分为两大类：Fundamental Reset和Non-Fundamental Reset。Fundamental Reset方式包括Cold和Warm Reset方式，可以将PCIe将设备中的绝大多数内部寄存器和内部状态都恢复成初始
2015-09-06 17:06:01
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原创 PCIe 驱动流程（LTSSM）
本次的工作是完成刚流片的FPGA中PCIe IP核的bring up，也就是芯片的中PCIe的第一个使用者，将PCIe IP核正常使用起来，并配合公司的EDA团队，完成PCIe IP核到用户的呈现。 经过两个月的调试和文档阅读，对PCIe也有了初步的认识，对于PCIe的学习主要来自3个方面： 1、 王齐老师的《PCI Express 体系结构导读》和王齐老师的博客
2015-09-03 18:28:32
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原创 在xilinx ise12.2 环境下用自带的isim仿真详解
学习FPGA写的第一篇文档，算是人生的一个里程碑，现在脑子里是当年一个人在一个实验室默默学习的场景，但最后依靠着这项技能养活自己，感恩大笑哭偷笑可怜
2015-09-01 10:49:03
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原创 Xilinx Spartan 6 驱动ADS1278/4
Spartan6驱动ADS1278/4，编译环境为ISE12.2,仿真为isim。以下为ADS1278/4的引脚图：个人总结ADS1278/4的特征：ADS1278/4在芯片设计时，去掉了ADS1278/4的内部寄存器，对于ADS1278/4的工作方式的配置不需要通过通信的方式进行，直接通过IO的电平配置，达到预期的效果。Ainp1-Ainn1到Ainp8-Ainn8为
2015-09-01 10:35:28
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原创 Xilinx FPGA FFT 应用笔记
这个是2012年写的，现在给放上来了，其实百度文库也有。系统工作环境： 芯片为：xilinxSpartan 6 软件：ise 12.2 IP coreFFT版本：7.1 目标：完成对放大板的标定一、标定的过程简单介绍：放大板包含3级程控放大器的放大电路、4个可选择的高频滤波器、1个50Hz的工频滤波器，放大板主要是针对低频信号，放大
2015-08-31 18:26:22
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原创 PCIE协议解析 synopsys IP 基本配置空间总结 读书笔记（14）
1.2 PCI configuration SPACE（256 BYTE）其 中寄存器的Capability包括：Ø PCI Configuration SpaceØ PMØ MSIØ MSI-XØ PCIEØ VPD1.2.1 PCI Configuration SpaceByteOffsetByte
2015-08-31 17:29:25
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原创 PCIE协议解析 synopsys IP PCI Express Capability 读书笔记（13）
1.1.1 PF PCI Express CapabilityRegister DetailsCore实现了PCIe 3.0定义的所有Capability Structure，除了Root Port register。Byte OffsetByte 3Byte 2Byte 1Byte 0
2015-08-31 17:21:07
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原创 PCIE协议解析 synopsys IP MSI-X Capability 读书笔记（12）
1.1.1 PF MSI-X Capability RegisterDetailsMSI-XCapability作为是一种可选的capability，与MSIcapability一样都是中断控制的capability，但是MSI-X要比MSI复杂，对于某个具体的PCIe设备，仅支持一种报文，虽然两种capability可以存在同一个链表中，但是两者仅有一个可以使能。MSI-XCapa
2015-08-30 15:41:20
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原创 PCIE协议解析 synopsys IP MSI Capability 读书笔记（11）
MSI Capability被所有需要产生中断的PCIe 设备所需要，其Capability的寄存器结构如下：Byte OffsetByte 3Byte 2Byte 1Byte 0 Message Control RegisterNext CapabilityPointer
2015-08-30 14:57:44
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原创 PCIE协议解析 synopsys IP Power Management Capability 读书笔记（10）
5.1.8.1 PF PCI Power Management Capability Register DetailsCore实现了power management Capability，该capability默认情况下是基本配置空间的数据链表中的第一个capability。以下是与power management实现的模块：Ø Power Managementregister spac
2015-08-30 11:56:14
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原创 PCIE协议解析 synopsys IP Configuration Space Header 读书笔记（9）
5.1.7.1 PF PCI-Compatible Configuration Space Header – Type 0ByteOffsetByte 3 Byte 2 Byte 1Byte 00x00Device ID（ROS）Vendor ID（ROS）0x0
2015-08-30 11:51:49
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原创 PCIE协议解析 synopsys IP Register配置空间 读书笔记（8）
对于PCIE配置空间寄存器的读写可以通过DBI接口完成，同时也可以通过远程终端通过PCIE Configuration Request完成寄存器的读写，但对于每一个配置空间的访问权限，有以下规定：HwInitHwInit（cs）HwInit（cs2）Hardware Initialized该bit是core的硬件控制，并且为read_only，这些bit
2015-08-29 14:58:13
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原创 PCIE协议解析 synopsys IP Register配置空间 读书笔记（7）
1 Registers（PCIE 设备的配置空间）主要包含3种寄存器：Ø EPPort 模式下的寄存器Ø RCPort模式下的寄存器Ø Synopsys自定义的寄存器1.1 PCIe Registers (EP Portmode)1.1.1 RegisterSpace LayoutCore内部包含4096 Byte的配置空间，并分为256Byte的基
2015-08-29 09:54:22
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转载 PCI/PCIE 配置空间导读（1）
PCI/PCIE配置空间按照寄存器的范围可以划分为两大部分。1、PCI ConfigurationSpace在PCI规范中，这部分的寄存器范围是从偏移量[0-255]，共256字节。PCI Configuration Space的寄存器，又可细分为以下两种类型，1、PCI ConfigurationSpace Header：PCI ConfigurationSpace Head
2015-08-29 09:46:12
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原创 fingerprint recognition ：FPC1011F3 verilog code
1 数据采集数据采集流程如下：1、 PC通过串口发送采集指纹数据命令，M3接收到命令后操作GPIO通知FPGA开始采集指纹图像。2、 FPGA对指纹传感器进行图像数据采集，并暂存在FPGA的RAM中，并通知M3数据采集完毕。3、 M3通过AHB总线将数据读出，并通过UART发送到PC端，并保存为TXT文档。4、 通过Matlab的编写的小程序，将TXT
2015-08-27 17:12:34
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原创 fingerprint recognition 指纹识别工程记录
1历史今天为2015年07月16日，今天早上已经完成的指纹识别的presentation，目前对指纹识别的技术有了一个感性的认识，目前阶段认为该项目在实施上面临的难点包括：Gobor滤波器、指纹细化、匹配。下面项目将进入实际的研发阶段，急需要完成的事情包括两个方向：Ø 购买指纹传感器。Ø 熟悉现有的一套指纹识别算法。 今天为2015年8月3号，中间被其他项目打断，现
2015-08-27 16:36:18
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原创 PCIE协议解析 synopsys IP DBI and LBC 读书笔记（6）
6.1 Data Integrity为了保证数据的完整性，系统在不同的节点采用了不同的措施，主要包括：■ “Wire Protection (ECRC)” on page94■ “Datapath Protection (Parity)” on page 95■ “RAM Protection (ECC or Parity)” on page 98■ “RAS
2015-08-27 16:24:14
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原创 PCIE协议解析 synopsys IP DBI and LBC 读书笔记（5）
5.1 Local Bus Controller (LBC) and Data Bus Interface (DBI)（重要）5.1.1 OverviewLBC module DBI接口可以对其进行访问，没有任何限制，需要注意的是：Ø 在RC模式下，LBC只能通过DBI接口访问Ø 而在EP 模式下，远程设备也可以访问。LBC可以访问的区域有2个部分：Ø 内部
2015-08-27 16:16:05
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原创 PCIE协议解析 synopsys IP Receive TLP Processing 读书笔记（4）
4.1 Receive TLP Processing4.1.1 Receive FilteringFilter module 主要完成以下几个任务：Ø 制定TLP过滤的规则Ø 通过filtering status决定接收的TLP的去向Ø 指示输出的TLP的状态Ø 基于filter的结果向AER register 报告错误，当有多个类型的错误被检测到时，Se
2015-08-27 16:10:54
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原创 PCIE协议解析 synopsys IP Core operation 读书笔记（3）
1 Core operation1.1 Initialization1、 先disable link training2、 通过DBI（data bus interface）配置core的stickyregisters，需要配置什么目前不知道？？？？？？3、 Enable link training4、 等待link完成。5、 root Comple
2015-08-27 16:04:46
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原创 PCIE协议解析 synopsys IP Core 读书笔记（2）
1 Overview图1如上图为整个PCIE的框架，在C1中PIPE-CompliantPHY部分华大的SERDES模块，PHYinterface由林森完成，DWC PCIe Core为synopsys提供的IP，而黄色部分为用户需要完成的部分，主要包括参数的配置和数据的发送和接收。2 Architecture图2该IP包含4个重要的
2015-08-27 15:48:12
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原创 PCIE协议解析 synopsys IP loopback 读书笔记（1）
1 OverviewCore支持单个Pcie内核的Loopback功能，该功能主要为了做芯片验证，以及在没有远程接收器件的情况下完成自己的回环。同时，Core也支持有远程接收器件的loopback，在该中情况下，远程接收器件称为loopback slave。该种模式可以用来完成板级的debug，BER测试，系统调试。 在做Loopback的时候需要注意将“Link up”
2015-08-27 15:41:43
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原创 The Procedure of AD9250 Parameter Configuration（AD9250 参数配置 + xilinx K7）
1 设计简介本次的demo设计将通过上位机的设置界面，完成AD9250的参数设置。界面通过USB2.0控制器Cy68013完成数据AD9250的配置工作。AD9250的参数配置是通过SPI的接口完成，SPI的接口由3个IO组成：Ø the serial clock pinSCLK：n SCLK的为时钟IO，其最高的工作频率为25MHz，并接50K的下拉电阻。Ø
2015-08-27 14:41:06
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原创 JESD204B_SystemC_module Deterministic Latency(5)
1 Deterministic Latency很多JESD204的系统包含多种多样的数据处理单元，并且他们处于不同的时钟域中，所以将导致无法确定的延迟。这些延迟将在链路层上电、断电、复位时产生随机的延迟。JESD204A没有提供处理接口延迟的方法，而在JESD204B中提供了两种机制（Subclass 1、Subclass 2）去解决延迟不定的问题。数据链延迟定义为：并行的数据帧
2015-08-27 14:12:26
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原创 JESD204B_SystemC_module 数据链路层(4)
1 数据链路层数据链路层包括发送和接收两个部分，本章主要介绍数据流从进入到发射器的数据链路层到从接收器的数据链路层出来的所经过的具体处理过程以及涉及到的模块。下面的图21和图22分别是发送数据链路层和接收数据链路层的内部结构图，本章节将从发送链路层开始介绍每一个具体模块的功能，同时由于接收链路层中包含的模块总是发送的模块的功能是相对的，所以在介绍发送链路层中的模块时，将同时介绍接
2015-08-27 13:55:47
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原创 JESD204B_SystemC_module 数据传输层(3)
1 数据传输层数据传输层的主要功能将AD转换器采样的数据映射成8bit位宽的字节数据，并且根据应用的情况不同，分为4中情况：Ø 一个AD转换器内的单个转换单元对应一条数据传输通道Ø 一个AD转换器内的多个转换单元对应一条数据传输通道Ø 一个AD转换器内的单个转换单元对应多个数据传输通道Ø 一个AD转换器内的多个转换单元对应多个数据传输通道 系统可能存在
2015-08-27 12:55:15
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原创 JESD204B_SystemC_module Clk(2)
2、CLK JESD204B内部包含丰富的时钟资源，在一个JESD的系统中，所有的器件将共用一个（source）时钟源，这个时钟可以称为源时钟。经过源时钟，将产生具体的器件需要的时钟，根据系统的结构不同，所需要的时钟也不同。ADC/DAC的输入时钟称为转换器时钟（converter device clock）,FPGA的输入时钟称为数字逻辑器件时钟(logic device
2015-08-27 12:16:17
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原创 JESD204B_SystemC_module 设计简介(1)
本设计致力于用SystemC语言建立JESD024B的协议标准模型，描述JESD204B的所有行为，并且能够保证用户可以通过该JESD204B的SystemC库，进行JESD204B行为的仿真和RTL代码的编写。设计以最新的版本JESD204B.01(July 2011)为参考，设计根据数据流的传输分为传输层、数据链路层、物理成进行代码的编写，其中JESD204B的模拟特性在本设计中因为无法实
2015-08-27 12:13:11
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原创 SerDes interface参考设计_总结（9）
现阶段的设计中，SERDES设计在M7的应用中应该可以满足270Mhz的SDI传输。SERDES的通信，现阶段的瓶颈主要来源FPGA内部的逻辑，其在CDR部分的逻辑时钟需要和采样时钟保持一致，这与7:1的LVDS相比，差距还还是挺大的，虽然8b/10b的SERDES在解串后部分的逻辑是采样时钟的十分之一，但是因为CDR部分的逻辑最终影响了采样的速率，对于此，也有一些方案是用通信时钟速率的一半的时钟
2015-08-27 11:38:38
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原创 SerDes interface参考设计_程序优化（8）
8 程序优化在测试中，对timing的报告进行分析，发现制约传输速率的因素并非IO接口的速率，在LVDS接口中，IO可以跑到800Mhz，而是内部的逻辑时序跑不上去了，而制约速度的来源主要为两个地方，分别为接受部分的r_check模块、S2p_10bit模块。在没有进行优化前，timing的报告如下：S2p_10bit模块：对时钟进行恢复，并将串行数据转换
2015-08-27 11:20:18
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原创 SerDes interface参考设计_测试实验（7）
7 测试实验7.1 传输测试测试1：系统时钟为？MHz，采用3.3VLCOMSIO进行数据传输，发送端发送8位的累加值，传输后经过在接受端对数据进行恢复并判断，测试平台为hr03的evb板，数据线为普通的杜邦线，线长约15cm。系统时钟测试时间错误数据个数20M1h080M
2015-08-27 11:12:26
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