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RTL仿真,前仿真,后仿真的区别

初学者学习FPGA,必定会被它的各种仿真弄的晕头转向。比如,前仿真、后仿真、功能仿真、时序仿真、行为级仿真、RTL级仿真、综合后仿真、门级仿真、布局布线后仿真等。  Quartus和Modelsim软件的仿真形式  Quartus II有两种仿真形式:1、功能仿真;2、时序仿真。  Quartus II调用Modelsim的两种仿真形式为:1、RTL级仿真;2、Gate-level仿真。  以下内容均经过资料查证,详细如下:  理解方法一  当用quartus进行仿真时,分为功能仿.

2020-09-13 20:56:40

vivado 中的增量编译以及用法详解

1、增量编译是VIVADO中的一项技术,即Incremental Compile,它是是Vivado提供的一项高阶功能。目的旨在当设计微小的改变时,重用综合和布局布线的结果,缩短编译时间。增量编译的流程如下所示: 增量编译需要已经编译完成的原始设计的dcp文件作为参考,当我们在原始设计上做微小的改动时,就可以使用增量编译的流程。这些改动包括:- RTL代码的微小修改- 网表的微小修改,比如增加...

2020-09-08 10:20:10

vivado中的OOC技术

一、什么是OOCOOC(Out-of-context)是Vivado提供的一项技术,选择将HDL对象当作一个隔离模块运行,完成自底向上的综合流程。底层的OOC模块相对于顶层模块独立运行,并且拥有自己的约束集合; 运行了OOC模块之后,再运行顶层模块综合时可以直接调用OOC综合结果,而不需要重新运行一次综合(除非修改了RTL设计或约束)。由于不需要每次综合时都运行整个设计,这项技术可以大大减少顶层模块的综合运行时间。IP核就是典型的采用OOC技术的代表,配置好IP核后可以选择综合模式为global

2020-09-02 22:04:42

verilog状态机以及编码详解

在Verilog中最常用的编码方式有:1、二进制编码(Binary)2、格雷码(Gray-code)编码3、独热码(One-hot)编码 二进制码和格雷码是压缩状态编码。 若使用格雷编码,则相邻状态转换时只有一个状态位发生翻转,这样不仅能消除状态转换时由多条状态信号线的传输延迟所造成的毛刺,又可以降低功耗。 二进制编码也可称连续编码,也就是码元值的大小是连续变化的。 如S0=3'd0,S1=3'd1,S2=3'd2,S3=...

2020-09-01 11:55:29

DDR3之带宽、位宽和频率使用(MIGIP核里面的时钟结构)

一、如何确定DDR3芯片的带宽、位宽和最大IO时钟频率这里以芯片Part Number :MT41J256M16RH-125:E为例,打开芯片的数据手册,会找到如下所示的介绍: IO时钟频率:根据Part Number 中的“-125”我们就可以找到图中的“1”,根据这里tCK = 1.25ns,就可以算出芯片支持的最大IO时钟频率:1/1.25ns = 800Mhz;此处的IO时钟频率也就是DDR3的频率;位宽:根据Part Number 中的“2...

2020-08-24 21:27:05

史上最细的FIFO最小深度计算,(大多数笔试题中都会涉及)

转载地址:https://www.cnblogs.com/dxs959229640/p/8144656.html作者:星雨夜澈出处:http://www.cnblogs.com/dxs959229640/数字IC设计中我们经常会遇到这种场景,工作在不同时钟域的两个模块,它们之间需要进行数据传递,为了避免数据丢失,我们会使用到FIFO。当读数据的速率小于写数据的速率时,我们就不得不将那些还没有被读走的数据缓存下来,那么我们需要开多大的空间去缓存这些数据呢?缓存开大了会浪费资源,开小了会丢失数据,..

2020-08-16 15:04:32

彻底下载32位office2010

https://jingyan.baidu.com/article/60ccbceba6bce664cab197b8.html

2020-06-27 15:30:47

XILINX ZYNQ7100 的上电顺序

PS Power-On/Off Power Supply Sequencing建议的上电顺序为VCCPINT,然后是VCCPAUX和VCCPLL,然后PS VCCO提供(VCCO_MIO0,VCCO_MIO1和VCCO_DDR)以实现最小电流消耗并确保I / O上电时为3态。在上电序列中,要求将PS_POR_B输入置为GND。直到VCCPINT,VCCPAUX和VCCO_MIO0达到最低操作级别,才能确保PS eFUSE完整性。有关PS_POR_B时序要求的其他信息,请参阅“复位”。推荐.

2020-05-19 16:41:14

launch edge 和 latch edge 延迟以及静态时序分析相关概念

launch edge和latch edge分别是指一条路径的起点和终点,只是一个参考时间,本身没有什么意义,latch_edge-launch_edge才有意义。1. 背景静态时序分析的前提就是设计者先提出要求,然后时序分析工具才会根据特定的时序模型进行分析,给出正确是时序报告。  进行静态时序分析,主要目的就是为了提高系统工作主频以及增加系统的稳定性。对很多数字电路设计来说,提高工作频率非常重要,因为高工作频率意味着高处理能力。通过附加约束可以控制逻辑的综合、映射、布局和布线,以减小逻辑和布

2020-05-17 20:13:30

vivado中FIFO IP核的Standard FIFO和First-word-Fall-Through模式的仿真比较

1、Standard FIFO与First-word-Fall-Through(简称FWFT) 在vivado中例化fifo的IP核的时候,在native ports部分有两种模式可以选择,如下图所示:这两种模式的主要区别是:当选择Standard模式的时候,在读使能信号有效的下一个周期才能读出第一个有效的数据;当选择Standard模式的时候,在读使能信号有效的第一个周期就能能读出第一个有效的数据;这是因为在这种模式下,FIFO提前把数据已经准备到了数据输出总线上,等待都...

2020-05-17 13:38:51

verilog读入.txt的有符号十进制数,把有符号十进制数写入到.txt文件中

在进行功能仿真时,经常需要使用外部的数据作为输入,而数据经常存放在.txt,.dat等文本文件中;本文介绍一种从.txt中读取有符号十进制数的方式和写入有符号数到.txt文件的方式:代码如下:一、从.TXT中读取有符号十进制数:reg signed [8:0] dataa1[1:784];reg signed [8:0] datab[1:36];reg signed [8:0...

2020-05-06 16:01:36

verilog中的定点数、浮点数、定点小数、定点整数的表示及运算

1、定点数: 顾名思义定点数就是小数位固定不变的数叫做定点数,也就是小数点是定在某个位置不变的数。2、定点数的分类: (1)定点整数:定点整数的小数点后面没有其他的数值,即小数点定在了数的最后面 定点整数又分为以下两类: ...

2020-05-05 12:14:55

MATLAB IIR滤波器设计函数buttord与butter

设计巴特沃斯IIR滤波器可使用butter函数和buttord函数。第一:使用buttord函数先求得最小阶数和截止频率:[n,Wn]= buttord(Wp,Ws,Rp,Rs)。理解:上式中n代表滤波器阶数,Wn代表滤波器的截止频率,这两个参数可使用buttord函数来确定。简单来说,就是在Wp处,通带内波纹系数或者说是通带内达到最大衰减为Rp,如(3db),而在Ws处,阻带达到最小衰减为R...

2020-04-21 11:44:04

电路设计中的阻抗匹配

一、什么是阻抗匹配 相信大家在电路原理中都学到过,某个电路的负载电阻多大时,其输出功率才是最大; 阻抗匹配是指负载阻抗与激励源内部阻抗互相适配,得到最大功率输出的一种工作状态。对于不同特性的电路,匹配条件是不一样的。  在纯电阻电路中,当负载电阻等于激励源内阻时,则输出功率为最大,这种工作状态称为匹配,否则称为失配。 阻抗控制在硬件设计中是...

2020-04-18 21:12:50

FIR滤波器工作原理及实现过程介绍

引言在现代电子系统中,到处都可以看到数字信号处理( DSP )的应用,从MP3播放器、数码相机到手机。DSP设计人员的工具箱的支柱之一是有限脉冲响应( FIR )滤波器。FIR滤波器越长(有大量的抽头),滤波器的响应越好。然而这里有折衷的情况,由于大量的抽头增加了对逻辑的需求、增加了计算的复杂性,增加了功耗,以及可能引起饱和/溢出。多相技术可以用于实现滤波器,拥有与传统FIR滤波器可比的结...

2020-04-17 20:07:25

高速收发器之8B/10B编码

前面文章说过,在高速链路中导致接收端眼图闭合的原因,很大部分并不是由于高频的损耗太大了,而是由于高低频的损耗差异过大,导致码间干扰严重,因此不能张开眼睛。针对这种情况,前面有讲过可以通过CTLE和FFE(包括DFE)均衡进行解决,原理无非就是衰减低频幅度或者抬高高频幅度,从而达到在接收端高低频均衡的效果。同时我们在前文还埋了个伏笔:隔了一段时间,不知道大家还记得我们这个约定吗?不管你们记不...

2019-12-27 21:09:12

Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Cons

在使用quartus ii进行FPGA开发时,遇到如下警告信息: Critical Warning: Synopsys Design Constraints File file notfound: 'CMTT.sdc'. A Synopsys Design Constraints File is requiredby the TimeQuest Timing Analyzer to get ...

2019-12-06 11:16:25

VIVADO常见警告、错误及解决方法

1、综合中出现警告:[Synth 8-5788] Register Packet_header_reg in module RXDDSP is has both Set and reset with same priority. This may cause simulation mismatches.解决方法:在复位时将寄存器Packet_header_reg的初值设置为0;2、r...

2019-12-04 17:39:36

XILINX-DDR3IP核的使用

最近博主在根据例程做ddr3的读写测试,发现根本看不到好吧,虽然之前博主做过SDRAM的读写测试,但是ddr3更加复杂,时序写起来很吃力,所以需要用到vivado下自带的ip核。具体来看下面例化过程:1.在ip核下搜索mig 双击打开2.直接next 然后在当前界面修改你的ddr3ip核的名字这里博主是因为已经例化了ip核,所以名字不能修改,然后next3.这是要不要兼容芯片,不...

2019-12-01 22:49:02

DDR3内存详解,存储器结构+时序+初始化过程

转载DDR3内存详解,存储器结构+时序+初始化过程2017-06-17 16:10:33a_chinese_man阅读数 23423更多分类专栏:硬件开发基础转自:http://www.360doc.com/content/14/0116/16/15528092_345730642.shtml首先,我们先了解一下内存的大体结构工作流程,这样会比较容量理解这些参数在其...

2019-11-04 21:01:21

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