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RSS订阅原创 FPGA基础资源之IOB的应用
FPGA基础资源之IOB的应用1.应用背景在我们做时序约束时，有时候需要对FPGA驱动的外围器件进行input_delay/output_delay进行约束。不知道，大家有没有被以下这种类似的现象折磨过。你好不容易约束通过的工程，仅改动了个标点符号，或者其他不相关模块改动一丢丢。编译出来的工程时序就不过了。碰到上述的现象，我觉得可能的原因有以下几种：1.时钟频率确实已经到极限了。2.器件的资源利用率已经达到瓶颈，软件已经尽力去优化了。针对原因2，除了处理好跨时钟域等问题以外，我们通常会.
2021-03-30 23:36:28
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原创 对Aurora8b10b的简要理解
Aurora8b10b理解概述Aurora 8B / 10B内核是xilinx开发的一种轻量级的串行通信协议，适用于千兆位链接。 常用于芯片（FPGA）与芯片（FPGA）之间通信。它用于使用一个或多个收发器在设备之间传输数据。连接可以是全双工（双向数据）或单工。最多可实现16个收发器（GTX，GTP或GTH），吞吐量可从480 Mb / s扩展到84.48 Gb / s。Aurora核心吞吐量取决于收发器的数量以及所选收发器的线路速率。 通过使用25％的开销来计算吞吐量Aurora 8B .
2020-05-24 23:16:22
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原创 DDR3/4_IP核应用--vivado
参考资料《pg150-ultrascale-memory-ip》以该手册的脉络为主线，对DDR3/4控制器进行探讨。1.IP核结构根据官方提供的资料，IP核主要划分为三个部分，分别是用户接口，内存控制器以及物理层接口。对于用户来说，我们需要研究清楚的是用户接口部分内容，其余两部分只需了解即可，这里就不展开论述。读写效率X8是表示，...
2019-11-10 23:21:07
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原创 佛系投资---高股息策略
最近在雪球上，看到某个大V写的文章，看完后比较认同他的观点。所以趁周末对自己看到的内容梳理了一下。发出来跟大家分享分享，同时也给自己留个记录。哈哈！...
2019-08-25 19:14:56
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原创 远程加载固件_flash基础知识_3-1
Flash基础知识以及常用指令背景知识最近在做的项目中，有个需要支持远程升级固件的需求。大体架构就是通过上位机把需更新的固件下发到FPGA中，然后通过FPGA写入用来存放固件的Flash里。调试了一段时间，总算实现了这一功能，在实现的过程中，网上前辈们的分享帮了我很大的忙，所以作为回馈，我也把实现过程中相关的知识点...
2019-08-04 22:53:53
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原创 基于FPGA的USB2.0接口通信
基于FPGA的USB2.0接口通信概述本文主要介绍一种基于FPGA的FT232H接口通信开发方案。传统的USB通信开发对工程人员的要求比较高，除了上层应用软件以外，还需要掌握一定的USB传输协议、固件编程以及底层驱动等等。对于FPGA固件开发人员来说，我只关心数据如何可以正确的收发，说白了就是给我说清楚接口交互时相关信号之间的时序关系即可，其他的内容并不是这么关心。FTDI公司的FT232...
2019-08-03 10:41:18
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原创 FPGA时序分析—vivado篇
FPGA时序分析—vivado篇最近看了看了一篇《vivado使用误区与进阶》的文章，觉得写得挺不错了，看完后自己对时序分析又有了更深一层的理解，故记录下来。可能排版有些乱，有些图都是直接从文章中截取，但是不影响阅读。时序分析的基本步骤...
2019-06-23 22:19:06
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原创 Vivado联合modelsim仿真
ModelsIm是FPGA仿真中最常见的软件之一。可以单独利用Modelsim来仿真或者通过开发工具调用来联合仿真。至于用哪一种方法呢？那就取决于个人的喜好了，经过一段时间的对比，目前我比较趋向于利用开发工具联调来仿真。主要有以下优势：联调仿真分析，操作简单。你几乎不需要手动敲Tcl指令就可以进行仿真，自动化程度更高。 与单独用Modelsim建立工程仿真相比，联调仿真一般在仿真...
2019-06-04 21:26:23
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原创 理财--指数基金那点事
周末花了大半天时间，看了一下指数基金投资指南一书，受益匪浅。本着读书了，多动笔，便于化为自用的原则，就有了以下这一张图。图中的思维导图是我对这本书的一些理解，发出来跟大家分享，可能有些地方理解得不全面，欢迎指正。哈哈！...
2019-04-21 22:18:03
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原创 SDRAM突发读写注意
序言最近的项目需要在设计一个SDRAM控制器，用于存储一段采样数据，然后等待上位机下发指令，把数据上报。采用连续突发读写模式BL为4，时钟50MHz。SDRAM器件型号为MT48LC16M16A2。（4M*16*4banks），从上面的信息我们可以了解到，该SDRAM的数据总线为16bit,行地址有13根（8K），列地址为9根，有4个BANK。问题现象 项目中...
2018-04-25 22:44:15
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原创 基于FPGA的PCIe接口设计---01_PCIe基本概念
有好几个月没来更新博客啦，但是我并不是在偷懒，已经整理好好几篇的材料，后面陆续会发表出来，敬请期待！哈哈... 最近这几个月都在啃PCIe，各种查资料，看文献。总算有点头绪了，这不，就急急忙忙跟大伙分享一下劳动成果，如果有理解得不对的地方，请大神不吝赐教啊！ 好了，言归正传。关于基于FPGA的PCIe接口设计，我规划分3篇来阐述。第一篇：介绍PCIe的基本概念；第...
2018-04-25 22:23:40
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原创 细说SDRAM控制器
SDRAM的基本概念SDRAM凭借其极高的性价比，广泛应用于高速数据存储、实时图像处理等设计当中，但是相对于SRAM、FIFO等其他存储器件，SDRAM的控制相对复杂。虽说是复杂，但也不代表没办法实现，仔细梳理一下，发现SDRAM的控制其实也没这么难。本文就SDRAM的基本概念以及其工作流程做简要介绍。SDRAM 的基本信号：SDRAM 的基本信号（电源以及地线在这里不讨论）可以...
2017-10-25 20:54:14
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原创 FPGA设计之时序约束---常用指令与流程
约束流程 说到FPGA时序约束的流程，不同的公司可能有些不一样。反正条条大路通罗马，找到一种适合自己的就行了。从系统上来看，同步时序约束可以分为系统同步与源同步两大类。简单点来说，系统同步是指FPGA与外部器件共用外部时钟；源同步（SDR，DDR）即时钟与数据一起从上游器件发送过来的情况。在设计当中，我们遇到的绝大部分都是针对源同步的时序约束问题。所以下文讲述的主要是针对源同步的时序约束。...
2017-10-24 21:49:42
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原创 FPGA设计之时序约束
在FPGA的设计当中，时序约束的重要性不言而喻。这也是要做好FPGA设计必须掌握的一门基本功。但是我发现，很多初学者甚至有一两年设计经验的已经入门的工程师（包括本尊..汗），并不重视这一基本技能。归根到底原因可能有以下几个方面：1.没有遇到问题，代码写完后编译通过了，板测功能实现就OK啦。2.感觉有点无从下手，没有很系统的资料，有些概念难以理解，公式又多，并且sdc文件里面的相关约束语法比较陌...
2017-10-18 20:52:35
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空空如也
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