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原创 FPGA、AD9371、AD9009、RF SOC介绍
随着5G的快速发展和物联网的到来，无线通信这一块这些年有了充分的发展和进步，站上投资的风口期和快速布局发展期，为跟进5G的步伐，我们制作了一系列技术硬件设计来适应时代的发展，包括但不限于以下几个方向，现介绍如下：FPGA介绍FPGA发展很快，但大部分FPGA核心技术都 掌握在国外公司的手中。芯片设计，光刻机，操作系统设计都只有国外引领潮流，我们跟随潮流。国内FPGA发展相对缓慢，现市场上主要...
2020-04-26 22:45:09
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原创 ADI最新基带处理芯片 ADRV9026, 4通道MIMO基带芯片
基本特征4台差分发射机4个差动接收器2个观测接收器，每个接收器有2个输入端中心频率：75 MHz至6000 MHz最大接收器带宽：200 MHz最大发射机大信号带宽：200 MHz最大发射机合成带宽：450 MHz最大观测接收器带宽：450 MHz所有本地振荡器和多芯片相位同步支持TDD和FDD应用24.33 Gbps JESD204B/JESD204C数字接口随着5G的大规模应用，MIMO技术已经应用于各种无线终端接收机，以提高终端性能，ADRV9026作为一个4通道基带射频收发机
2021-04-07 22:08:53
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原创 MATLAB 进行信号处理，通信原理，定时同步、载波同步等
MATLAB 进行信号处理，通信原理，定时同步、载波同步等加粗样式cdma通信系统仿真使用MATLAB仿真DS-CDMA系统，根据功能需求和相关指标要求，设计了传输信道、PN扩频/解扩、QPSK调制/解调、成型滤波、匹配滤波等模块。采用不同扩频方案，可提升系统频带利用率和抗干扰能力。同时，采用扩频方案，可使CDMA系统更易于实现。根据模块需求设置相应的参数，实现了不同用户、不同扩频方式、不同信噪比下CDMA系统的仿真。通过对比波形、误比特曲线等结果，可以知道在不同信噪比、不同用户量下，不同扩频方式的性能
2021-02-28 22:41:10
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原创 PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB布局指南
PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB布局指南1.携带高速数字信号或时钟的走线长度应最小化。高速数字信号和时钟通常是最强的噪声源。这些走线越长，从这些走线中吸收能量的机会就越大。还要记住，环路面积通常比走线长度更重要。确保在每条走线附近都有一条良好的高频电流返回路径。2.应尽量减少直接连接到连接器的走线（I / O走线）的长度。直接连接到连接器的走线可能是在板上或板上耦合能量的路径。3.请勿将高频成分的信号路由到板I / O所用的组件下
2020-09-15 23:24:58
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原创 PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB去耦准则
PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB平面图指南一、 不带电源平面1.为每个有源设备至少提供一个“本地”去耦电容器，并为板上分布的每个电压至少提供一个更大的“散装”去耦电容器。2.本地去耦电容器应连接在有源设备的电压和接地引脚之间。由电容器/设备连接形成的环路面积应最小化。3.本地去耦电容器的标称值通常为0.001、0.01或0.047 uF。一些有源设备可能需要几个本地去耦电容器，以响应电流的突然需求。4.大容量去耦电容器应位于板子上
2020-09-15 23:09:44
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原创 PCB PDN design guidelines (PCB电源完整性设计指导) ------组件选择和放置准则
PCB PDN design guidelines (PCB电源完整性设计指导) ------组件选择和放置准则1.所有连接器应位于板的一个边缘或一个角。在大多数设计中，连接电缆的连接器可以构成效率最高的EMI天线。 将它们放置在电路板的同一边缘处，可以更轻松地控制驱动一个连接器相对于另一个连接器的共模电压。2. I / O连接器之间不应放置高速电路。即使两个连接器位于电路板的同一边缘，位于它们之间的高速电路也会感应出足够的共模电压，以驱动一个连接器相对于另一个连接器，从而产生大量的辐射。3.板上
2020-09-14 21:58:45
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原创 PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB平面图指南
PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB平面图指南在开始进行PCB布局之前，必须注意正确放置组件。 较低等级的模拟，高速数字和噪声电路（继电器，大电流开关等）必须彼此分开，以将PCB子系统之间的噪声耦合降至最低。 通过将可用的电路板空间划分为单独的功能区域来开始PCB设计，如下图所示：每个调节的DC电源域都由其自己的去耦滤波器（DF）隔离。 去耦滤波器通常是具有串联和并联元件的低通滤波器，如下图所示。串联元件或模块是根据功能和EMC要求选择的
2020-09-14 17:59:01
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原创 PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB叠放准则
PCB PDN design guidelines (PCB电源完整性设计指导) ------PCB叠放准则在本博客中，将来自不同来源的许多准则收集在一起。 它们在这里汇总以供参考。 优质的PDN设计并不需要满足所有要求。 而是应根据特定PCB电路的特性制定详细的设计准则。...
2020-09-14 17:52:22
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原创 基于FPGA ZC706的AD9371&ADRV9009网口驱动配置
在本设计中，通过配置ZC706的LWIP模块实现网口通信，网口主要用来控制9371和9009的参数及配置。在本系统中，采用ZC706+FreeRTOS的配置模式，实现高速网口通信。1. LWIP配置过程简介如下图所示，在Project中选择“LWIP Echo Server”选项进行工程建立2. 工程建立完成后，配置LWIP的工作参数，实现高速通信在配置完成LWIP后，需要修改一些默认参...
2020-04-28 22:57:55
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原创 AD9361开发（一）-------CMOS模式篇
1、关于AD9361射频收发器AD 9361的工作频率范围是70 MHz到6 GHz，是一个完整的无线电设计，它将多个功能结合在一块芯片上。AD9361射频捷变收发器集成了射频前端、灵活的基带混合信号、频率合成器、两个模拟数字转换器和两个直接转换接收机。每个接收子系统包括独立的自动增益控制、直流偏移校正、正交校正和数字滤波，解决了数字基带对这些功能的需求。AD9361还具有手动增益模式，可以进...
2020-04-28 15:47:04
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原创 AD9371开发总结(一)
AD9371 RF 收发器适合需要宽频率范围、同时保持低功耗水平的高性能无线电应用。它采用高度集成的 12mm x 12mm SoC 封装，可代替多达 20 个高性能分立式元件。AD9371 覆盖 300 MHz 到 6 GHz 频率范围，支持高达 100 MHz 的接收器和发射大信号瞬时带宽，高达 250 MHz 的观测接收器和发射合成带宽，全集成式 LO 和时钟功能，以及高度先进的片内校准和校...
2020-04-27 16:46:10
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原创 JESD204B简介（二）-------时钟篇
2006年初由JEDEC委员会初次发布JESD204接口协议，2008年改版为JESD204A，JESD204A接口协议开始支持多路串行通道传输，2011年8月再改版为当前最新版本JESD204B接口协议。表1为三种JESD204性能对比。表1为三种JESD204性能对比由于JESD204B接口和常规接口相比不需要随路时钟线，采用CDR技术从数据流中恢复时钟， 不需要链路对齐，通过利用控制字符...
2020-04-27 13:33:23
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原创 JESD204B简介（一）-------理论概述篇
JESD204B是一种新型的基于高速SERDES的ADC/DAC数据传输接口。JESD204和JESD204B修订版数据转换器串行接口标准由JEDEC委员会制定，旨在标准化并减少高速数据转换器与FPGA（现场可编程门阵列）等其它器件之间的数据输入/输出数目。更少的互连可简化布局布线，并支持实现更小尺寸的解决方案，同时不影响整体系统性能。这些特性对于克服许多高速ADC应用的系统尺寸和成本限制非常重要...
2020-04-27 12:48:11
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原创 AD9371，ADRV9009多路同步模块设计
Overview一些系统可能需要结合多个设备的更复杂的配置。 在试图为每个设备的每个通道协调数据而同时操作多个AD9371设备时，对于独立运行且没有任何用于对齐数据时序的机制的设备而言，这是不切实际的。 要实现此类配置，需要将数据同步到多个设备中或从多个设备中同步出去。AD9371包含用于同步基带采样和数据时钟所需的外部控制输入和内部电路，从而允许系统设计并行使用多个器件，并具有与单个器件相同...
2020-04-26 23:36:16
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空空如也
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