王天羽同学-CSDN博客

原创 Vivado2019.2集成开发环境设计全流程【附测试源码】

Vivado2019.2集成开发环境设计流程环境：Ubuntun16.04+Vivado2019.2写在开始Vivado基本设计流程，包括创建新设计工程、创建并添加一个新的设计文件、RTL详细描述和分析(RTL Analysis)、设计综合分析(Synthesis)、设计行为级仿真（Run Behavioral Simulation）、创建实现约束文件XDC、设计实现分(Implementation)析、设计时序仿真(Run Post-Implementatio Timing Simulation)、

2021-05-17 23:44:38 1404

原创 [vivado2019.2+verilog]同步复位和异步复位tb仿真及源码

[vivado2019.2+verilog]同步复位和异步复位tb仿真及源码一、sync_reset1.新建项目2.Add Design Sources 文件也可以之后就是一路ok，finsh就行了。个人习惯在设计文件名后面加上“_top”。接着就可以在右侧编写verilog程序了，下面展示一些内联代码片。`timescale 1ns / 1ps////////////////////////////////////////////////////////////////////

2021-04-19 23:03:05 2304

原创 Verilog HDL (6)结构化建模

前言：先说这节课听得不是很懂，没学数电，直接学verilog其实很难。但就像弹幕说的自己打开的视频，跪着也要看完。结构化建模优点之一是连线型变量与模块的连接关系很清楚。3.3结构化建模结构描述方式就是将硬件电路描述成一个分级子模块系统，通过逐层调用这些模块构成功能复杂的数字逻辑电路和系统的一种描述方式。在这种描述关系，组成硬件电路的各个子模块之间的相互层次关系以及相互联系关系都需要得到说明。根据子模块的不同抽象级别，可以将模块的结构描述方式分成如下三类：（1）模块级建模：通过调用用户设计生成

2020-05-16 11:46:57 3248

原创 Verilog HDL(5) 行为级建模2

3.2.5条件分支语句前言：在verilog hdl中条件分支语句分为两种：if条件语句和case条件分支语句。二这两个语句也是唯一可以广泛使用的语句。1.if条件语句判断所给的条件是否满足，然后根据判断情况来进行下一步操作。形式1：if(条件表达式)语句块；形式2：if(条件表达式) 语句块1； else 语句块2；形式3：循环嵌套其实if语句也可以用连续赋值语句表示assign o...

2020-05-12 23:31:04 723

原创 Verilog HDL(4）行为级建模

前言：在当今数字电路中同步时序电路为主。如果采用数据流模式+assign来描述电路中，赋值左边类型一定是wire类型，而在过程语句中无论描述组合电路还是时序电路，initial和always赋值语句左边信号一定定义为reg类型。总的来说，reg用于时序电路，wire用于组合电路，但initial和always在描述组合电路时也要用reg类型。3.2.2语句块begin-end:串行语句，在语句块内顺序执行，可综合电路。它的延迟时间是相对于前一个语句。fork-join:并行语句，在语句块中同时进

2020-05-08 23:10:33 841

原创 Verilog（2）运算符和表达式

2.3.1算术操作符加法（+），减法（-），乘法（*），除法（/）,取模（%）——算术操作符的结果是位宽。——算术表达式结果的长度是由最长操作数决定的，再赋值语句中，算术操作结果由操作最左端目标长度决定。ps:在verilog中优先级不太明显，因为我们过多的关注的是in或outreg[3:0]A,B,C;reg[5:0]D;A = B + C; //输出4位，因为A...

2020-05-07 09:38:03 2058

原创 Verilog HDL（3）程序设计语句和描述方式

在verilog中只有三种设计语句1.数据流建模，2.行为级进模，3.结构性建模3.1数据流建模3.1.1连续赋值语句—连续赋值的目标类型主要是标量线网和向量线网两种（1）标量线网，如：wire a,b; (2) 向量线网，如：wire [3:0]a,b;1.显性连续赋值—<net_declaration><range><name&g...

2020-05-05 10:35:05 667 1

原创 Verilog HDL（1）语言要素

Verilog HDL（1）语言要素2.1、空白符空白符包括空格符（\b）,制表符（\t）,换行符，换页符。编译和综合时空白符可省略2.12、注释符：“//”,"/*.....*/"。2.13、标识符，被命名信号名，模块名，参数名称。它可以是一组字母，数字，$和“__”的组合，区分大小写（VHDL不区分大小写），第一个字符必须是字母或下划线。转义字符，以“\”开头，用于不符合规定...

2020-04-29 23:05:31 417

weixin_45838228的博客