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RSS订阅原创 Chapter 10 Completing Port Constraints---输入输出端口约束（input transition&output load---not ideal）
*最小电阻意味着更高的驱动能力，具有更快的过渡速度，因此最小电阻用于保持分析。**类似地，最大电阻用于建立分析。如果没有使用-min或者-max限定符，那么指定的值用于建立分析也用于保持分析。在设计早期，不知道驱动器的实际细节，所有模块都自底向上构建。-rise或者-fall用于指定驱动(实际上是驱动器的电阻)信号上升还是下降。当不使用-rise和-fall时，指定值适用于上升输入和下降输入。通常，使用set_drive指定输入slew是一种不太常用的方法。
2023-07-25 14:39:00
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原创 Chapter 9 Port Delays （端口延迟）set input/output delay
这可以认为是下面的情况，O1是假定触发器的输入，它保持要求是“-3ns”,注意负值符号。类似地，假如信号到达I1处的最迟时间是5ns,通过组合云C1的最大延迟是6ns,那么信号到达触发器F1的最迟有效时间是11ns。回顾图9.1中的电路，**假设信号在I1处的最早有效时间是3ns,**通过组合云C1的最小延迟是4ns,那么信号到达触发器F1的最早有效时间是7ns。只要考虑了在O1处的信号输出要求时间，那么延迟在C2、C3、F2的建立时间和互连线之间是如何分配的就不重要了。从F1到F3的路径上，需要指定。
2023-07-25 11:03:39
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原创 Chapter 8 Other Clock Characteristics
如果设计者想针对不同的上升沿和下降沿分别建立不确定度，则可利用-rise_from、-fall_from、-rise_to、-fall_to这些选项.在这些选项之前用户可利用-rise和-fall进行设定。建立要包括两个时钟的抖动和偏斜。不像内部时钟，这种情况中两个时钟的抖动和偏斜都需要考虑保持，因为发射和捕获时钟都有自己的偏斜和抖动。**时钟偏斜存在于相同时钟(内部时钟)或不同(通常是同步的)时钟(交互时钟)之间的不同点上。-rise选项用于提供时钟上升沿的过渡时间，-fall用于提供下降沿的过渡时间。
2023-07-24 16:56:36
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原创 Chapter 7 Clock Groups（时钟组）
选项-logically_exclusive、-physically_exclusive和-asynchronous是互斥的。
2023-07-24 15:45:28
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原创 Chapter 6 Generated Clocks---生成时钟
设定生成时钟的源引脚可利用-source选项。这个选项可以指明生成时钟是由哪个主时钟的源引脚派生的。例如，在图6.1中，生成时钟定义为LSB和MSB,生成时钟的源信号则定义为CLK。建议理解源对象和生成时钟源之间的区别(difference between a source object and the source of the generated clock)源对象指的是生成时钟(或者时钟)设定在哪个位置，而生成时钟源指的是哪个是获得生成时钟的参考信号。
2023-07-24 14:46:51
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原创 4.SDC---TCL基础知识
这段语句将在变量allgates中存储以下值"NAND AND NOR OR XNOR XOR"。可以看到，这个遍历程序可以让来自不同列表的项目混合在一起。将给出一个错误，指示无法处理参数。错误信息为：cannot find a channel named ‘Hello’
2023-07-24 10:53:07
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原创 电子迁移EM&天线效应Antenna
在通电导体中，由于电子的移动，会与金属离子产生碰撞，导致金属离子移位由导体横截面积和流过电流决定EM violation解决方法。
2023-07-21 10:19:36
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原创 标准单元库---线负载模型（WLM，Wireload Models）
但是用户也可以自定义线负载模型。1个默认的线负载模型可以选择定义在单元库中，如下所示：1个。
2023-07-13 09:47:16
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原创 标准单元库---NLDM/CCS library model
的模型就极为重要，尤其半定制，需要把一个std cell看成block box，只考虑其input/output pin。（由于密勒效应因此不准确） for the entire transition with no sensitivity.Cell model都需要对receiver/driver分别建立模型，得到的模型结果越接近真实值，则精确度更高。
2023-07-12 10:44:21
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原创 SOCV&POCV、global/local variation
在40nm 之前OCV 被广泛采用，但是OCV 对同一条path 上的所有cell 都设同一个derate 值，如果设的太严则过于悲观，如果设得太松又会导致过多的path 过于乐观，进入28nm 之后尤其是16nm 之后，OCV 模型越来越"力不从心"，于是有了AOCV 模型。对于正态分布，随机变量落在-1σ ~ 1σ间的概率是68.27%，落在-2σ ~ 2σ间的概率是95.45%，落在-3σ ~ 3σ间的概率是99.73%。, 除了名字的差别，背后都是统计学都是正态分布，背后的算法也基本一致。
2023-07-11 19:52:23
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原创 Latch up (闩锁效应)
N(PMOS的N well) — P(P sub) — **N(NMOS的Source/Drain )**形成两个BJT。latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于。当无外界干扰未引起触发时，两个BJT处于截止状态。— N(PMOS的N well)—P(P sub), 它的存在会使VDD和GND之间。
2023-07-11 19:47:55
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原创 POCV/ SOCV 时序报告解析
设置timing derate 的timing report 如下所示，在该例中，Total mean/sigma derate, Delay Mean, Delay sigma 的计算分别如下所示，其他的计算跟不带set_timing_derate 的一致。示例中，buff_4_2/Z 的arrival delay 值为0.55383, 是因为工具在计算时是按照浮点数位宽计算的，最后显示在时序报告中的值做过四舍五入。同样可得到上升沿对应的CPPR sigma, 即report_cppr 中的。
2023-07-11 10:46:08
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原创 温度反转效应Temperature Inversion（载流子迁移率与过阈值电压 谁占主导）
But in a higher technology node since Vgs is much larger than Vt so a slight change in Vt not causes much change in overdrive voltage. A（老旧工艺节点，Vgs和Vth量级相差较大，所以Vth对过阈值电压影响没有很大，老旧（长沟道）工艺，载流子迁移速率u占据主导）
2023-07-10 19:07:13
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原创 lib/db 标准单元分类（Standard Cells in ASIC Design）、Track定义
Threshold Voltage越大，cell delay越大，leakage power越小。
2023-07-10 11:58:09
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原创 MOS管结构--NMOS、PMOS、CMOS、NAND、NOR、latch up（闩锁效应） 、Channel Length vs Gate Length
最简单的 MOSFET 结构由一个衬底（可以是P型或者N型）和两个与 体区极性相反的硅区域组成，它们构成了漏极和源极。MOSFET可以构建为具有P型衬底和N型漏极与源极区域，这意味着，要使。如果硅区域中掺杂了具有五价电子（元素周期表中的第V族）的离子，那么就会有一个额外的电子被释放到半导体中，因此电荷总体为负（N 型）在价带中具有三个电子的元素将缺少一个电子，这相当于贡献了一个空穴，意味着总电荷为正（P型)，沟道也必须为N型。n输入的NAND就是n个pmos并联，n个nmos串联。
2023-07-10 10:37:12
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原创 AOCV&SBOCV、AOCV table
由于随机性，不可能一条path上的所有cell都同时悲观，它们之间的**random variation(stage base OCV)**是可以相互抵消的。OCV模式，AOCV模式，POCV模式，LVF模式均是在不同PVT（不同corner）的基础上添加derate。分别设不同的值(过度悲观了，delay随机分布符合高斯分布曲线，normal delay cell多，decrease delay cell和increase delay cell数量少)。分析，在GBA结果的基础上用。PBA（准确但耗时）
2023-07-07 16:15:41
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原创 PVT、OCV、工艺偏差、CPPR&CRPR、ld漏级电流计算
芯片的delay由两部分影响因素构成PR工具读入文件MMMC：constrain mode(sdc) + library set pvt corner + rc tech file(rc_corner)
2023-07-07 12:03:09
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原创 建立时间&保持时间、亚稳态
如果亚稳态持续时间过长（超过一个或者两个时钟周期），就有可能被下一级的触发器捕获，导致下一级触发器也处于亚稳态，这就是亚稳态的传播现象。触发器链只能抑制亚稳态往下传输(或者减小其往下传输的概率)，并不一定能够同步正确的控制信号的值，这与亚稳态稳定后的值有关。如果稳定后错误，只能复位，但至少比亚稳态一直传播下去要好。多级触发器是缓解亚稳态传播的常用方法，原理也很简单，就是给亚稳态尽可能多的时间去恢复，尽量晚一点到达接收端。触发器无法在某个规定时间段内达到一个可确认的状态，亚稳态会带来功能的错误。
2023-06-28 18:00:37
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原创 同步和异步、同步复位、异步复位、同步释放（Verilog、Verdi、DC综合）
的上升沿时撤除，那么第一级触发器处于亚稳态，但是由于两级触发器的缓冲作用，第二级触发器的输入为clk到来前第一级触发器的输出，即为低电平。因此，此时第二级触发器的输出一定是稳定的低电平，方框左中触发器仍然处于复位状态。在下一个clk到来时，第一级触发器的输出已经是稳定的高电平了，故。我们在Gvim中更改了代码，VCS编译后，Verdi中还是旧的代码，这时候在Verdi中进行刷新。异步动作：敏感信号列表中有不受时钟控制的其他信号，要遍历clock信号和。同步动作：所有的信号都在一个时钟下控制。
2023-06-27 11:49:51
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原创 DC LAB8 & SDC约束 & 四种时序路径分析
2.读入设计5.1.1 set_input_delay 用法5.2.2 设置后再去report_timing -group vclk -significant_digits 4两个寄存器间的Tcq+Tcomb = 9.5943，单周期检查太严格，故设置多周期检查，setup在第二个周期在检查6.1.1 设置完setup，多周期再检查reg2reg（ to ）的setup由于只设置了setup，所以这里检查setup的 comb max delay是没有问题的但是检查hold，就
2023-06-09 16:18:18
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原创 DC LAB4
文章目录Target1.set environmental attributes1.1 set input port attribute (remove clk)1.2 set output port attribute1.3 operation_condition2. Check MY_DESIGN.con Syntx(检查约束文件tcl语法)3. 启动DC 读入设计3.1 dc_shell-t -64bit -topo3.2 read_file -format verilog (这种方法读入设计
2023-06-07 18:25:46
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原创 寄生参数相关文件（itf, ict, tluplus, capTable, nxtgrd, qrcTechFile）
为了减少RC抽取过程中的计算量，节省RC抽取的时间，我们一般不直接使用这种文件而是先将其转换成查找表文件（TLU+以及capTable）。为了提高RC提取的精度，我们会使用更加精确的RC提取引擎或者RC提取工具（如StarRC），它们的输入是nxtgrd/qrcTechfile文件。同样，它们也可以由itf和ict文件转换而成，用的命令分别是Techgen和grdgenxo。其原理与captable相同，但对导线的3D建模更加精确，并且会考虑更多的工艺效应，所以其电阻电容值也更加精确。
2023-05-31 13:41:23
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原创 静态时序分析 第七章 配置STA环境
大部分数字设计是同步的，从上一个时钟周期计算得到的数据在有效时钟沿被锁存在触发器中，请思考图7-1所示的典型同步设计。假设待分析设计和其他同步设计交互。这意味着DUA收到受时钟约束的触发器的数据，并把数据输出给DUA之外的另一个受时钟约束的触发器。为了对设计进行STA,需要给触发器指定时钟，需要给所有到该设计的路径和离开该设计的路径进行时序约束。图7-1中的例子假设只有1个时钟，且C1、C2、C3、C4以及C5代表组合逻辑块。组合逻辑块C1和C5在要分析的设计之外。
2023-04-05 15:14:26
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原创 深入浅出SSD笔记 第1章 SSD综述
而晶体管，则用来控制电容的充放电。从主机PC端开始，用户从操作系统应用层面对SSD发出请求，文件系统将读写请求经驱动转化为相应的符合协议的读写和其他命令，SSD收到命令执行相应操作，然后输出结果，每个命令的输入和输出经协议标准组织标准化，这是标准的东西，和HDD无异，只不过HDD替换成SSD硬件存储数据，访问的对象变成SSD。按行业的共识，新型存储器可以结合了DRAM内存的高速存取，以及NAND闪存在关闭电源之后保留数据的特性，打破内存和闪存的界限，使其合二为一，实现更低的功耗，更长的寿命，更快的速度。
2023-01-21 12:14:30
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原创 静态时序分析 第六章 串扰和噪声
噪声指的是不希望有的，或者非故意的干扰芯片正确运行的影响。在纳米技术中，噪声可以影响器件的功能和时序。为什么会有噪声和信号完整性问题？下面的几个原因解释了为什么噪声在深亚微米工艺中有着重要影响。1)越来越多的金属层(Increasing number of metal layers)：例如，0.25um或者0.3μm工艺有4层或者5层金属，而在65nm或者45nm工艺中，金属层数增长到10层或者更多。图4-1描述了多层金属互连线。2)
2022-11-09 19:26:00
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原创 静态时序分析 第五章 延迟计算
本章概述了和后的，以单元为基础的设计是如何进行延迟计算的。前几章重点介绍了和库函数。单元和互连线的建模技术被用来得到设计的时序。
2022-11-06 14:27:08
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原创 静态时序分析 第四章 互连寄生参数
本章概述了各种处理和表示互连寄生参数的技术，这些技术用来验证设计的时序。在数字设计中，一条线段(Wire)把标准单元或块(Block)的引脚连接起来，被称为线(Net)。一条线(Net)通常只有一个驱动，但是它可以驱动多个扇出单元或块(Block)。在之后，这条线(Net)可能经过芯片上的多层金属。不同的金属层可能有不同的电阻和电容值。对于等效电气表示，一条线通常分解为不同的,每个片段用等效寄生参数来表示。我们把当成片段的同义词，也就是说，它是线在特定金属层的一部分。
2022-11-04 10:16:56
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原创 静态时序分析 第三章 标准单元库
和温度、电压这些物理量不同，工艺不是一个可以计量的变量。它可以是缓慢(Slow)、典型(Typical)或者快速(Fast)工艺之一，它的存在是为了数字化表征或验证。所以，工艺值为1.0（或者其他值）代表什么？答案如下：库文件的特征化是非常耗时的，对各种工艺角进行特征化可能需要数周的时间。这个工艺变量的设置允许在特定工艺角下特征化的库文件，可以在不同的工艺角下计算时序。工艺的k系数可以从特征化的工艺到目标工艺进行延迟减免。像之前提到的，减免系数会在时序计算中引入误差。跨工艺的减免尤其不准确，所以很少使用。
2022-11-03 14:42:55
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原创 静态时序分析 第二章 STA概念
本章介绍了CMOS技术的基础知识以及进行STA所涉及的术语。 MOS晶体管和)的物理实现如图2-1所示。源极(Source)和漏极(Drain)之间的距离就是MOS晶体管的长度。用来制造MOS晶体管的最小长度通常就是CMOS技术工艺的最小特征尺寸。举例来说，0.25um工艺允许MOS晶体管有0.25μm或者更大的沟道长度。通过缩小沟道的尺寸，晶体管的尺寸会变小，这样在一定区域内就可以封装更多的晶体管。正如我们将在本章中看到的，更小的尺寸也会让设计在更高的速度上运行。 CMOS 逻辑门 是用NMO
2022-10-21 11:20:15
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原创 静态时序时序分析-前言(Preface)
时序，时序，时序！这是负责设计半导体芯片的数字设计工程师的主要关注点。它是什么，它是如何被描述的，以及如何验证(Verify)它？大型数字设计的设计团队可能会花费数月的时间来设计架构，进行迭代，以达到要求的时序目标。除了功能验证之外，时序收敛也是一个重要的里程碑，它决定了何时可以在半导体代工厂进行芯片制造(fabrication)。本书介绍了使用静态时序分析进行纳米级设计的时序验证。本书的内容来源于我们在复杂纳米级芯片时序验证方面多年的工作经验。
2022-10-18 13:59:51
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