FPGA小学生-CSDN博客

原创双通道FPGA数据采集卡

采集卡指标：FPGA（altera）、AD（输入范围正负5V、AD9226、12bit、65MHz）、SDRAM（16bit数据位、13bit地址线）、串口（CH340）1. 电路：（1）FPGA最小系统：（2）SDRAM：（3）双路AD：（4）PCB布局：（5）实物图：2. 程序：依托双通路采集卡的电路板可以完成多种功能，这里面只展示一种，就是将两通道（每个采样率都为65MHz）的数据融合为一路（130MHz），然后在SDRAM中缓存，缓存一定量的数据之后，就将数据通过串口发送到

2021-12-22 17:14:10 4484 2

原创四通道数据采集卡（ADS6445、4 channel、14bit、125MHz）

推荐给大家一款高性能的AD转换芯片，来自德州仪器的AZ6445（ADS6445），具有4个通道，每个通道都是14bit、125MHz的采样速率，数据传输采用LVDS接口，很适合高速传输数据。首先来看一下ADS6445的器件手册，下图是ADS6445的器件结构图：从上面的结构图可以看出4个通道的输入都是差分的输入信号，往往我们需要采集的信号都是单端的信号，所以将单端转差分，使用变压器或者单端转差分的运放都是可以的。这里我们采用的是单端转差分的运放。当然在器件手册里面这些信息都会给我们提供，我们就可以照图

2021-12-21 21:27:24 5068 4

原创 Xilinx Vivado (FFT IP核)

1.傅里叶变换FFT傅立叶变换是一种分析信号的方法，它可分析信号的成分，也可用这些成分合成信号。许多波形可作为信号的成分，比如正弦波、方波、锯齿波等，傅立叶变换用正弦波作为信号的成分。通过FFT将时域信号转换到频域，从而对一些在时域上难以分析的信号在频域上进行处理。其中，根据奈奎斯特采样定理，采样频率需大于信号频率的两倍；1.N为FFT采样点数，代表对信号在频域的采样数；2.采样频率Fs和采样点数N决定了信号的频域分辨力，即分辨力=Fs/N，即N越大，频域分辨力越好，反之频域分辨力越差。2.Vi

2021-12-06 11:46:42 5493 3

原创微弱信号放大电路（电磁超声）

本篇主要分享一个微弱信号放大电路，可以放大微伏级别的小信号。本文电路的应用环境是电磁超声，其他环境下的小信号放大也是可以使用。**电磁超声信号特性：**电磁超声换能效率低，信噪比低，回波信号是微伏级别，十分微弱，对周围环境噪声敏感度高，会被噪声完全淹没。**设计方案：**针对电磁超声的噪声大，实验中设计的为三级模拟放大电路，前置放大、带通滤波以及二级放大组成，可以将电磁超声输出的几十微伏信号放大到几伏，回波接收电路具有100dB的增益（可以放大10万倍），20dB的信噪比。1.Multisim仿真：

2021-12-04 16:05:14 7107 3

原创如何提升AD的采样频率

问题：如何提升AD的采样频率?答：只有改变AD的内部结构。所以本文题目说的是有毛病的，一块网上购买的现成的AD芯片，我们并不能改变它的采样速率。AD的作用是采集模拟，如果，信号的20Mhz，根据奈奎斯特定理，那么采样的频率至少为40Mhz，也就是两倍的速率采样，在实际的应用中我们可能会涉及到超采样，那么采集20Mhz的信号，需要AD的采样频率就要更高了。如果我们只有一种型号为100Mhz的AD芯片，还想以200Mhz的频率采样怎么办呢？可以采用两个相同的100Mhz的AD芯片同时对这一路20Mhz的信

2021-12-04 15:12:06 4697

原创乒乓操作（Verilog）

RTL代码：module fsm( input clk, input rst_n, input [7:0]data_in, output reg[7:0]data_out); reg [7:0]data_buffer1; reg [7:0]data_buffer2; reg wr_buf1; reg wr_buf2; reg [1:0]c_state; reg [1:0]n_state; parameter s0 = 2'b01; parameter s1 = 2'b10;

2021-09-14 11:24:18 2072

原创串并转换（Verilog）

RTL代码：module serial_parallel( input clk, input rst_n, input en, input data_in, //一位输入 output reg[7:0] data_out //8位并行输出 ); //移位寄存器方式 always @(posedge clk or negedge rst_n) begin if (!rs

2021-09-14 10:46:05 2328 1

原创统计第一个出现的1后面0的个数（Verilog）

RTL代码：module fsm( input clk, input rst_n, input start, input [7:0]data, output reg[3:0]count_out); reg [3:0]cnt; reg en; reg [7:0]data_r; always@(posedge clk or negedge rst_n)begin if(!rst_n) en <= 1'b0; else if(start) en <= 1

2021-09-13 22:14:09 1076

原创非整数倍位宽转换（Verilog）

RTL代码：module fsm( input clk, input rst_n, input [7:0]data_in, output reg [11:0]data_out); reg [11:0]data_out_r1; reg [11:0]data_out_r2; reg [1:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) cnt <= 'd0; else if(cnt == 'd

2021-09-13 16:45:25 1093

原创统计1的个数（Verilog）

RTL代码：module test( input [7:0]data_in, output [3:0]out);// 写法一： reg [3:0]width; reg [3:0]cnt; always@(data_in)begin cnt = 'd0; for(width = 0; width < 8; width = width + 1)begin if(data_in[width]) cnt = cnt + 1'b1; else cnt =

2021-09-07 16:23:22 12552 5

原创异步FIFO设计实现（Verilog）

RTL代码：module asyn_fifo #( parameter data_width = 16, parameter data_depth = 8, parameter ram_depth = 256 ) ( input rst_n, input wr_clk, input wr_en, input [data_width-1:0] data_in, output full,

2021-08-27 16:05:00 1908 9

原创排序（Verilog）

RTL代码：module sort( input clk, input rst_n, input sort_start, output reg sort_end, output reg [7:0]data_out); //输入要排序的数组 wire [7:0]data_in[7:0]; assign data_in[0] = 8'd5; assign data_in[1] = 8'd8; assign data_in[2] = 8'd9; assign data_in[3]

2021-08-24 12:12:11 3798 2

原创序列检测：状态机和移位寄存器（Verilog）

RTL代码：//实现序列1101//状态机实现和移位寄存器两种方式实现//状态机方式：module fsm( input clk, input rst_n, input data_in, output reg flag); reg [4:0]c_state; reg [4:0]n_state; parameter s0 = 5'b00001; parameter s1 = 5'b00010; parameter s2 = 5'b00100; parameter s3 =

2021-08-23 18:03:45 846 1

原创异步跨时钟域握手处理（Verilog）

RTL代码：module req_ack( input clk_a, input rst_n, input pulse_a, input clk_b, output pulse_b); reg req; //请求信号 reg [2:0]req_b; reg ack; //应答信号 reg [2:0]ack_a; always@(posedge clk_a or negedge rst_n)begin if(!rst_n) req <= 1'b0; else

2021-08-23 17:22:44 2535

原创有符号和无符号相加（vivo）

描述如下代码，实现加法；C = A + B；A是21bit无符号数；B是18位有符号数；如何实现才能保证正确得到一个不溢出的有符号数C；module unsign_sign( input wire [20:0]A, input wire signed [17:0]B, output wire signed [22:0]C);assign C =$signed({1'b0, A})+$signed({{4{

2021-08-02 15:41:10 810

原创 Verilog笔试编程题（紫光展锐IC）

请用Verilog RTL描述如下图设计：以clk为基准，设计一个秒计数器，在指定的计数值产生中断，实时输出当前的秒数计数值。（紫光展锐数字IC岗）<1>clk是时钟输入，频率为32.768KHz。<2>rst_n是异步复位输入，低电平有效，复位整个系统，为高则整个系统开始工作，其上升沿已经同步于clk。<3>start是启动信号，一个clk时钟周期的正脉冲，同步于clk。alarm[7:0]是配置信息，单位为秒，同步于clk。<4>工作模式：收到st

2021-08-02 11:22:18 1370 1

原创单bit信号进行毛刺滤除（Verilog）

RTL代码：module filter( input clk, input rst_n, input data_in, output reg data_out); reg data_in_r; wire data_edge; reg [2:0]cnt; always@(posedge clk or negedge rst_n)begin if(!rst_n) data_in_r <= 1'b0; else data_in_r <= data_in;

2021-07-29 11:50:37 4180

原创 Moore状态机（Verilog）

题目：用三段式moore型状态机实现序列“1011”的不重叠检测。注意点：三段式状态机，Moore状态机，不重叠检测。代码：module fsm( input clk, input rst_n, input data_in, output reg data_out); reg [4:0]c_state; reg [4:0]n_state; parameter s0 = 5'b00001; parameter s1 = 5'b00010; parameter s2 = 5'b

2021-07-29 10:48:21 2261

原创单bit信号由快到慢跨时钟域（Verilog）

代码：module signal_clock( input clk_a, input rst_n_a, input signal_a, input clk_b, input rst_n_b, output signal_b); reg state_a; reg state_b1; reg state_b2; reg state_b3; //将signal_a脉冲信号转化为沿信号 always@(posedge clk_a or negedge rst_n_a)begin

2021-07-29 10:13:35 887

原创按键抖动消除电路（Verilog）

用Verilog实现按键抖动消除电路，抖动时间可以设置。RTL代码：module key_glitch #( parameter CNT_KEY = 6 )( input clk, input rst_n, input key_in, output reg key_flag); reg [7:0]cnt; reg key_in_r0; reg key_in_r1; wire key_edge; always@(posedge clk or negedge rst_n)

2021-07-20 17:19:59 1599

原创时钟无毛刺切换电路（Verilog）

用Verilog实现glitch free时钟切换电路，输入clka,clkb,rst_n,sel,sel为1输出clka,sel为0输出clkb（clka和clkb为不同源时钟）：RTL代码：module glitch_clk( input clka, input clkb, input rst_n, input sel, output outclk); reg sel_a; reg sel_a_r; reg sel_b; reg sel_b_r; always@(pos

2021-07-20 16:21:26 1681

原创跨时钟域信号传输（Verilog）

本篇着重讲解单bit信号由快时钟域到慢时钟域的转化。对于跨时钟域信号的处理，方法我们都知道：单bit：两级触发器同步（适用于慢到快）多bit：采用异步FIFO，异步双口RAM 加握手信号格雷码转换对于多bit信号来说我们想要跨时钟域处理直接使用fifo就可以了。如果对于单bit信号来说，慢时钟域到快时钟域使用两级触发器就可以，代码如下图所示：//---------慢时钟域到快时钟域----------//module mul_clk( input clk, //快时钟域时钟

2021-06-10 10:55:24 3156 2

原创奇数分频和偶数分频（Verilog）

奇数分频和偶数分频在FPGA中可以使用PLL很容易实现，也可以用Verilog实现奇数分频和偶数分频，偶数分频相对来说比较简单，奇数分频需要利用系统时钟的上升沿和下降沿来进行分频。奇数分频和偶数分频都是以系统时钟为基准，然后进行计数，具体什么时间翻转电平是有公式的，只要把公式记住，实现分频轻而易举：偶数分频（50%占空比）：上升沿N/2-1翻转奇数分频（50%占空比）：上升沿：上升沿(N-1)/2-1翻转下降沿：下降沿(N-1)翻转偶数分频Verilog代码：module clk_div_ev

2021-06-10 09:19:34 3559 1

原创实现异步复位同步释放（Verilog）

1. 异步复位一般让复位信号低电平有效，复位信号不受时钟的控制，只要复位信号有效，那么电路就会复位。对应的写法为：always @ （posedge clk or negedge rst_n） begin if (!rst_n) xxxx; else xxxx;endalways块中，敏感量为两个，一个是时钟信号的上升沿，一个是复位信号的下降沿，当复位信号下降沿出现时，不论时钟信号在什么状态，都执行复位。2. 同步复位同步复位，即如果复位信号有

2021-06-09 20:04:13 6278 2

原创实现同步FIFO（Verilog）

FPGA内部资源是嵌入式块RAM，所以如果在FPGA内部想要实现FIFO，并不是FPGA内部就有实实在在的FIFO模块，FIFO模块都是由RAM变换而来，所以也就可以说成是嵌入式块RAM使用之FIFO。使用IP核的方式实现FIFO非常简单，本篇文章是用Verilog来实现一个同步FIFO，注意不管同步FIFO还是异步FIFO，内部都需要体现RAM资源的使用：Verilog实现FIFO代码：module fifo#( parameter DATA_WIDTH = 8, parameter D

2021-06-09 17:24:39 1155 2

原创基于FPGA信号发生器（LCD1602显示通道信息）

本篇给大家带来一个小制作，基于FPGA的信号发生器，并且通过LCD1602来进行显示信号发生器每个通道的频率信息等。1.DDS信号发生模块主要分为DDS信号发生器以及LCD1602的显示两大部分，其中第一部分（DDS信号发生器）在之前的文章中给大家介绍过，这里面就不赘述了—DDS信号发生器文章链接2.LCD1602显示模块第二部分是之前没有涉及到的LCD1602显示，接下来就主要说一下控制LCD1602显示屏显示的方法。LCD1602可以显示两行数据，这里需要注意的是FPGA控制的LCD160

2021-05-24 15:46:28 1721

原创 FPGA—FIR滤波器（vivado平台）

上一篇讲解了quartus中调用IP核来进行FIR数字滤波，本篇在vivado的平台下来进行FIR滤波器设计，本篇的设计不再使用IP核，所有的模块均采用Verilog来进行编写。整体设计视图：关于FIR滤波器的系数仍然在matlab中进行设计：这里我把FIR低通滤波器，截至频率设置为10KHz，采样频率为100KHz，具体参数可以自己具体设计，得到的系数如下图所示：设计的FIR滤波器为8阶低通滤波器，系数进行放大之后为：1 8 28 56 69 56 28 8 1.接下来根据得到的系数在vi

2021-04-27 19:26:01 2916 1

原创 FPGA（FIR）数字信号处理

本篇的实验平台是quartus，想了解vivado开发环境可以了解下一篇文章。（1）滤波器系数设计：在MATLAB中输入fdatool即可打开滤波器设计工具，如图所示。里面可以设置滤波器的类型，采样频率，截止频率等。实现FIR滤波器的过程其实就是实现卷积的过程：x(n)是待滤波信号，h(n)是滤波器系数，卷积的过程就是一个乘、累加的过程。（2）程序编写：Verilog编写：用FPGA实现FIR滤波器的主要分成三级流水线，第一级、将输入信号延时，这样才能将信号和滤波器系数相乘。第二级、将输入

2021-04-27 18:31:05 3982 2

原创基于FPGA的USB高速数据采集系统(免做上位机)

本篇分享基于FPGA的USB高速数据采集系统，上位机软件采用赛普拉斯官方提供的上位机软件，实现前端AD的采集，经过FPGA处理之后通过USB传输到上位机，将数据保存下来，然后通过MATLAB可以将AD采集的数据波形绘制出来。如下图所示为整体解决方案示意图：如下图所示为整体硬件方案搭建：如下图所示为硬件各个模块（各个模块讲解详见往期文章，或者关注B站视频）：如下图所示为保存AD采集回来数据的上位机界面：如下图所示是数据需要保存的格式（txt）：如下图所示是matlab需要编写的程序界面，

2021-04-27 15:49:24 4281 3

原创 FPGA SPI协议

本篇主要介绍SPI协议在FPGA内部的实现，如何使用Verilog语言来搭建硬件描述电路，通过一款SPI通信协议的芯片ADC128S022来具体讲解，ADC128S022是一款AD转换芯片，具有8通道。SPI概念：SPI（Serial Peripheral Interface，串行外设接口）是Motorola公司提出的一种同步串行数据传输标准，在很多器件中被广泛应用。接口：SPI接口经常被称为4线串行总线，以主/从方式工作，数据传输过程由主机初始化。如图1所示，其使用的4条信号线分别为：SCLK

2021-01-14 11:22:47 2816

原创 FPGA UART串口协议

本篇博客主要是使用Verilog在FPGA实现UART，UART协议很简单，在单片机还是各种嵌入式设备上都是非常容易实现的，这篇文章的目的是借助UART，通过UART的收发协议，明白如何根据时序，借用Verilog语言来描述硬件电路，学明白这个之后对以后使用各种数据传输协议都会有很大的帮助。UART概念：UART是一种异步收发传输器，其在数据发送时将并行数据转换成串行数据来传输，在数据接收时将接收到的串行数据转换成并行数据，可以实现全双工传输和接收。它包括了RS232、RS449、RS423、RS422

2021-01-13 20:48:31 1277

原创 FPGA状态机设计

状态机：状态机是逻辑设计里面重要的内容，许多公司的硬件和逻辑工程师面试中，状态机设计几乎是必选题目。所以本次以状态机为话题进行重点讨论，以及如何写好状态机。状态机全称是有限状态机（Finite State Machine、FSM），是表示有限个状态以及在这些状态之间的转移和动作等行为的数学模型。本篇博客对相关概念以及使用状态机实现特定字符串的检测，并通过程序具体理解一段式、两段式以及三段式状态机的区别以及优缺点。~~ ~~~~ ~~1. 状态机基础概念：状态机分摩尔（Moore

2021-01-11 17:27:45 6889 1

原创微弱信号检测（放大电路篇——集成运放）

在阅读这篇博客之前，如果对微弱小信号放大以及滤波等基础知识还有不明白的，可以先去看看之前发的这个PPT（微弱信号处理电路（从0到1）），对运放电路有了基本的概念之后，再回头看这篇博客（本次所介绍的是实际项目，应用型较强）。开门见山，直接引出一个项目要求，跟着要求学习，我相信收获会更快。之前做过电磁超声无损检测的一个项目（感兴趣可以去搜一下），其中前端获取微弱信号的是一个线圈（也可以是其他装置），如下图所示：其中接收装置的输出的微弱信号从图中的两根红线输出（差分信号），这个项目中接收到的信号只有几十微伏

2020-12-07 22:47:38 17774 8

原创 AD模数转换模块diy（AD9236/12位/80MSPS）

本篇博客主要是针对网上店家卖的各种类型AD转换模块有些小贵，所以着重介绍了如何自己制作一款AD转换模块，并且通过FPGA进行控制，实时采集模拟量。所设计的AD模块为单通道 12bit AD 采集模块，采用了 ADI 公司的 AD9236，此芯片是一款单芯片、12 位、80MSPS 模数转换器（ADC），采用单电源供电，内置一个片内高性能采样保持放大器和基准电压源。它采用多级差分流水线架构，数据速率达 80 MSPS，在整个工作温度范围内保证无失码。该 ADC 采用高速、低成本的 CMOS 工艺及新颖的架构

2020-11-26 22:32:07 9206 12

原创基于FPGA的百兆以太网数据传输（通过本文可以自己设计百兆以太网模块）

文章部分内容参考了相关论坛中的内容：对文章中内容感兴趣或者有不懂的可以咨询QQ：2859340499本文所设计的基于FPGA百兆以太网数据传输，是博主自己绘制pcb制作的百兆以太网模块，是通过一片 Realtek 的 RTL8201 以太网 PHY 提供对以太网连接的支持，RTL8201 是一片 10M/100M 自适应以太网收发器，提供 MII/SNI 接口的 MAC 连接。所设计的百兆以太网模块如下图所示：通过所设计的以太网电路，可以将 FPGA 采集或运算得到的数据传递给其他设备如 PC 或服

2020-11-26 18:41:11 6888 10

原创基于FPGA的USB2.0数据传输（通过本文可以自己设计USB2.0模块）

文章部分内容参考了相关论坛中的内容：对文章中内容感兴趣或者有不懂的可以咨询QQ：2859340499首先来说一下USB这个大家都知道的东西吧：USB通用串行总线，是应用在计算机领域的接口技术。USB接口具有传输速度快，可以广泛地应用在各类的高速数据传输当中，相比于大家熟悉的串口数据传输要快出不知道多少倍了。我们最常见的当属USB2.0和USB3.0，这两个之间可以通用，但是也有区别：1.USB3.0的速率是5Gbps,而USB2.0的速率是480Mbps。2.从USB外观上来看,USB2.0通常

2020-11-26 15:03:00 7879 5

原创全桥逆变电路

全桥逆变电路知识汇总，每一部分详细可以点击对应的下方链接：单元一：全桥逆变电路的驱动部分驱动部分单元二：全桥逆变电路MOS/IGBT管搭建桥式电路单元三：阻抗匹配电路阻抗匹配对全桥逆变电路知识感兴趣的可以咨询博主QQ：2859340499...

2020-11-17 11:00:16 8262

原创单元三：阻抗匹配（电容电感，变压器，传输线变压器，附带硬件电路）

本文是针对阻抗匹配介绍的，如果感兴趣，想要详细咨询问题或者想要参考资料可以详细咨询博主。对于全桥逆变这种高频大功率电路，如果其输出阻抗与负载阻抗不匹配，那么全桥逆变电路输出的能量将不能有效的传输给负载，严重时所输出的能量达到负载上时会产生反射，甚至可以烧坏发射电路。所以说阻抗匹配对于全桥逆变电路的输出很重要。重点知识：根据匹配频带的不同，匹配网络可以分为窄带匹配和宽带匹配两种，其中窄带匹配是利用无源器件的谐振完成的阻抗变换来实现电路的匹配。当全桥逆变电路的输出频率高，匹配电路就需要采用宽带设计。实际

2020-11-17 10:46:49 7802

原创单元二：全桥MOS/IGBT电路（后端全桥电路的搭建）

本篇博客是全桥MOS/IGBT电路搭建的介绍，想了解全桥电路的驱动部分请看博主的单元一：全桥驱动电路详解。感兴趣的可以添加博主QQ：2859340499.逆变电路（Inverter Circuit）是与整流电路（Rectifier）相对应，把直流电变成交流电称为逆变。逆变电路可用于构成各种交流电源，在工业中得到广泛应用。为了提高所设计的激励电源输出功率和工作频率， **逆变电路采用全桥逆的方式，相对于单管和半桥逆变电路，全桥逆变的输出功率更高、开关损耗更小、可接纳的控制方式更多。**全桥逆变电路如下图所示

2020-11-17 10:03:43 13904 2

原创单元一：全桥驱动电路（驱动MOS/IGBT均适用，附带硬件）

本次是介绍了全桥逆变电路的整个驱动部分（比较方便快捷的一种方案，想学习更多驱动方式可以和博主相互讨论），将在本人博客的下一部分（单元二部分）介绍后端全桥MOS电路的搭建。对文中感兴趣的可以和博主相互交流，相互学习，QQ：2859340499信号发生电路：信号发生电路比较简单，主要是产生两路带死区互补的方波信号，一定要互补带死区的方波信号，否则会造成MOS/IGBT误导通，造成MOS/IGBT管损坏。常见的信号发生电路有单片机、FPGA等处理芯片控制，也可以使用信号发生专用芯片控制两路信号的产生，如

2020-11-17 09:03:12 22360 5

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