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RSS订阅原创 VCS初识
入门步骤最近，接手前员工工作，做IC验证。在这方面自己是小白，只对verilog有认识。介于此，要学习好多东西目的想实现UVM验证，需要具备的知识：1.linux基本使用方法；2.VCS使用方法；3.verdi使用方法，以及VCS和VERDI的联合使用；4.system verilog基础；5.UVM方法学基础；6.搭建最小仿真系统Makefile、骆驼语言、tcl、c/c++、汇编等基本使用。要学得东西还是蛮多的。就以此博客作为开始，搜集个中资料，学习吧。基本的synopsy公司的软
2020-06-30 10:22:39
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原创 xilinx pcie link width train down/ link up debug
xilinx官方相关问题AR# 39590Design Assistant for PCI Express - How do I know if the receiver is experiencing 8b10b decode errors Virtex-6 Integrated Block?描述When using the Virtex-6 FPGA Integrated Block ...
2020-02-27 15:37:42
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原创 双目测距中视差的理解
最近一直在搞测距，，，方法就那几种，选了双目测距来实现，看了老长时间论文，很茫然，自己属于看公式就困那种，还好有各种大神分享资源：看论文的时候罪有疑问的是`Z=-fB/d`这个公式里面字母是什么意思[很棒的解决了我的疑问](https://www.cnblogs.com/zyly/p/9373991.html)f :指的是标定后的焦距，此时他的单位已经变成-像素B：指的是两个摄像头之间的基...
2019-12-03 16:28:50
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原创 vivado 脚本write_project_tcl recreation your prj
参考xilinx官方手册ug835针对非BD设计的recreation脚本write_project_tcl -paths_relative_to "D:/vivado_prj/axi_pcie0_ex" -target_proj_dir "D:/vivado_prj/axi_pcie0_recre/prj" D:/vivado_prj/axi_pcie0_recre/tcl/recre_...
2019-11-29 11:13:17
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原创 timing-output delay
vivado timing constrains wizard-output delay内容链接：https://forums.xilinx.com/t5/Implementation/What-do-trce-dly-max-and-trce-dly-min-mean-when-setting-output/m-p/941509Re: What do trce_dly_max and trc...
2019-11-27 10:40:37
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原创 时钟PPM理解
假设有一个50HZ的时钟，总有5ppm的频率误差，那么当它用于实时时钟时，每日引起的走时误差为：（5*24*60*60）/1000000=0.432s，即每日的走时误差不超过0.5s...
2019-11-26 15:37:01
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原创 vivado xdc约束管脚上拉/下拉
vivado17.4 内部管脚上拉/下拉约束vivado约束文件中添加约束：set_property PULLDOWN true [get_ports pi1]在vivado ->synthesis ->schematic ->内部含有管脚约束的图形化界面，不会写约束的我，经常在这里操作。很久之前就知道FPGA可内部实现上拉/下拉管脚，但是真正通过问题确认到此答案还是自己工...
2019-07-16 15:55:50
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FPGA-jitter-理解.txt
2019-11-26
空空如也
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