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原创 FPGA IQ信号加窗做FFT

最近在做雷达信号处理,涉及到了对IQ两路信号加窗做FFT的过程。但是发现加窗后的频谱泄露反而更严重了。把加窗相关部分代码贴出来求大佬们指教。正在做这个的朋友门也可以一起交流~//////需要加窗的数据//这里需要加窗的数据前期有一些处理:采样输出的数据是12位补码格式,由于要存入DDR,所以把符号位扩展4位让每路数据扩展至16位。将IQ两路数据合并(I路在前16位,Q路在后16位)送入DDR。下面的dout数据就是读出的32位数据。data data_in (

2021-10-15 12:01:41 3996 3

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2021-08-20 10:44:30 864

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