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Vitis学习笔记(一)

Linux下的Vitis安装官网上https://www.xilinx.com/products/design-tools/vitis.html下载安装包,有在线安装或者离线压缩包。想要进行vitis AI的开发建议还是直接上Ubuntu。虚拟机安装ubuntu。复制文件到ubuntu,进入安装包路径,打开终端 Ctrl+alt +tshell:sudo tar xvzf “你的下载文件路径+文件名.tar.gz”解压。进入解压后文件的路径开始安装:shell:sudo chmod 777 x

2020-10-19 14:34:04

基于RISC-V设计CPU(1)

RISC-V是什么?RISC-V,读作(risk five)V,就是罗马数字5。很多人提到RISC-V,都会说它是开源芯片。说到芯片,自从中兴被美国禁运事件起,国人对芯片的关注度被提升到前所未有的高度。似乎一夜之间,所有人都知道了芯片的重要性,体会到“缺芯”会导致多么严重的后果。但其实这种说法是不对的。准确来说,RISC-V是基于精简指令集计算(RISC)原理建立的开放指令集架构(ISA),V表示为第五代RISC(精简指令集计算机),表示此前已经四代RISC处理器原型芯片。由加州大学伯克利分校的Da

2020-09-30 10:10:05

FPGA笔记2 基于FPGA设计框架举例

1、灰度直方图统计直方图是图像的灰度分布统计的一种表示方法,统计目标图像中各个灰度点的像素个数,很多对于图像的调整算法都是基于此进行的;如何基于FPGA进行统计呢?1)由于是统计图像的直方图,所以一定是统计结果会在图像经过之后才能产生,因此需要进行缓存;缓存一:统计后的结果;缓存二:经过统计处理器的图像数据,以便后面和直方图做同步处理。2)图像常常用8位、24位、32位来表示一个像素的灰度值,因此,统计种类分别为28=256/224=16777216/2^32=4294967296,地址位宽根据

2020-09-22 09:27:28

GENESYS2 HDMI In & Out Passthrough

HDMI 英文全称 High Definition Multimedia Interface,是一种高清晰度多媒体接口, 常用于视频领域,在笔记本电脑,计算机显卡,电脑显示器,平板电视等视频信号源设备或视频终端上应用非常普遍。GENESYS2上具有一路HDMI 输入接口和一路HDMI 输出接口,其中 HDMI 输入信号支持的最高分率为 1920x1080P@60Hz,HDMI 输出信号的最高分辨率1920x1080P@60Hz。本实验的目标为 GENESYS2能够正常地在 HDMI 显示器上通过 GENE

2020-09-21 13:34:37

FPGA笔记1 基于FPGA的图像处理

图像处理系统设计注意点:1.将算法开发和FPGA实现分离用软件的图像处理环境可以使用大批量的图像样本进行测试及调试算法,再将算法映射到硬件上,这样大大节省了硬件调试周期。2.算法的精度图像处理的算法中,大部分需要采用浮点数运算,而浮点数运算再FPGA中是非常不划算的,因此需要转换成定点数计算,此时会设计到浮点运算转定点运算时精度下降的问题。3.软件和硬件的合理划分这里的软件是指 DSP,CPU,硬件是指 FPGA;一般结构规则计算量大的操作如sobel算子、均值滤波可以采用硬件进行,不规则的动态

2020-09-21 11:14:53

FPGA与数字图像处理

数字图像处理方法的重要性源于两个主要应用领域:改善图像信息以便解释。为存储、传输和表示而对图像数据进行处理,以便于机器自动理解。一般地,图像处理大致可以分为低级处理和高级处理:低级处理的数据量大,算法简单,存在着较大的并行性;高级处理的算法复杂,数据量小。在图像处理的实现手段上,图像低级处理阶段,利用软件来实现是一个很耗时的过程,但是利用硬件实现,就可以对大量数据进行并行处理,能够极大的提高处理速度;而图像高级处理阶段,利用软件来实现则具有较高的性价比。因此,图像处理系统中可以利用高速硬件模块(如

2020-09-21 11:11:40

如何提高git clone下载速度

1.查找域名对应的ip地址,并修改hosts文件刷新DNS缓存此方法经测试从10kb变成40kb,效果一般2.码云新建项目—导入已有项目—复制github项目地址—创建—等待gitee拉取完成后就可以git clone了此方法下载速度很快,强烈推荐,不过遇上大工程就要搞个企业版3.使用国内镜像网站 github.com.cnpmjs.org 和 git.sdut.me 只需要在clone某个项目的时候将github.com替换为github.com.cnpmjs.org即可使用镜像网站c

2020-09-16 11:05:07

Vivado学习笔记七

PS简介ZYNQ 是一个以处理器为核心的系统,PL 只是它的一个外设。Zynq-7000 系列的亮点在于它包含了完整的 ARM 处理器系统,处理器系统中集成了内存控制器和外设,使 Cortex-A9 处理器可以完全独立于可编程逻辑单元。而且实际上在ZYNQ 中,PL 和 PS 两部分的供电电路是独立的,这样 PS 或 PL 部分不被使用的话就可以被断电。FPGA 可以用来搭建嵌入式处理器,像 Xilinx 的 MicroBlaze 处理器。使用 FPGA 的可编程逻辑资源搭建的处理器我们称之为“软核”处理

2020-08-27 12:52:19

Vivado学习笔记六

框图(Block Design)中调用IP核举一个简单的例子,通过调用乘法器IP核,产生一个能计算平方的新模块创建框图设计文件选择Create Block Design,创建一个框图设计文件输入文件名并点击OK添加IP核在框图空白处右击,选择Add IP,或者点击加号可以直接搜索需要的IP核,双击确认IP核即可被添加进来,可以用导线将其与其他器件连接双击这个IP核符号,可以打开参数设置对话框。点击左上方的Documentation可以查看IP核的手册。这里将输入的A、B均设置为4为

2020-08-11 10:24:30

Vivado学习笔记五

使用IP核Vivado中有很多IP核可以直接使用,例如数学运算(乘法器、除法器、浮点运算器等)、信号处理(FFT、DFT、DDS等)。IP核类似编程中的函数库(例如C语言中的printf()函数),可以直接调用,非常方便,大大加快了开发速度。这里简单举一个乘法器的IP核使用实例,使用Verilog调用。首先新建工程,新建demo.v顶层模块。添加IP核点击IP Catalog(浏览、自定义和生成核)选择Math Functions下的Multiplier,即乘法器,并双击将弹出IP核的参数设

2020-08-11 09:47:35

Vivado学习笔记四

Vivado程序固化初玩FPGA开发板,会遇到这种情况,事先写好的程序编译成功后,下载到板子里,随着掉电之后,程序也就随之消失,再次上电,又要重新编译下载程序。所以学会固化程序十分重要!目的简介:将FPGA的配置文件(固化用的配置文件是二进制文件,仅bin文件)烧写到板载Flash中,实现上电自启动,完成程序固化过程步骤:1)在Vivado软件里找到Settings设置选项,进入,点击Bitstream选项,将 bin_file 勾上,点击 OK2)点击 Generate Bitstream

2020-08-10 15:54:44

记录一个学习Git的网站

https://www.liaoxuefeng.com/wiki/0013739516305929606dd18361248578c67b8067c8c017b000

2020-08-10 11:13:06

FPGADesigner《Vivado使用技巧系列》

本系列主要讲述Vivado各个方面的使用方法。文章内容和素材(图片、代码)大量参考了Xilinx官方文档,包括ug888到ug9xx和ug10xx的大量文档。本系列博客内容主要包括翻译官方文档、重新组织排版、修正少量官方文档中的错误、结合博主自己的Vivado使用经验。如何学习Vivado?博主认为首先你要有个Xilinx 7系列的开发板,目前网上最便宜的才200左右,跟着开发板教程熟悉Vivado环境、基本的FPGA开发流程。当对FPGA开发设计、RTL设计已经熟悉到相当程度,需要使用Vivado的进阶

2020-08-10 10:05:19

Vivado学习笔记三

简单tsetbench的编写二一个最基本的Testbench包含三个部分,信号定义、模块接口和功能代码。‘timescale 1ns/ 1ps表示仿真的单位时间为1ns,精度为1ps。通过Quartus自动生成一个Testbench的模板,选择Processing -> Start -> Start Test Bench Template Writer,等待完成后打开刚才生成的Testbench,默认是保存在simulation\modelsim文件夹下的.vt格式文件。打开vt文件后

2020-08-07 09:41:37

Vivado学习笔记二

简单testbench测试代码的编写编写testbench的主要目的是为了对使用硬件描述语言(HDL)设计的电路进行仿真验证,测试设计电路的功能、部分性能是否与预期的目标相符。测试代码模块命名module tb_test( );定义变量类型对于 testbench 而言,端口应当和被测试的 module 一一对应。端口分为 input,output 和 inout 类型产生激励信号的时候,input 对应的端口应当申明为 reg,output 对应的端口申明为 wire。re

2020-08-06 12:21:47

Vivado学习笔记一

Nexys 4 DDR学习笔记一新建工程源文件仿真综合约束方法一:利用I/O Planning方法二:手动输入约束命令设计实现新建工程1.打开Vivodo2019.12.点击Create Project点击Next为新建工程命名,注意路径和名字不要有中文点击Next选择RTL project,源文件之后再配置,勾选Do not specify sources at this time选好了之后点击Next选择FPGA版型号,Nexys4 DDR对应型号为xc7a100tcsg32

2020-08-06 11:25:47

记录几个贴代码比较美观的网站

1.http://www.planetb.ca/syntax-highlight-word用于平常word中的代码黏贴,使用起来十分方便,ctrl+c ,ctrl+v。2.https://paste.ubuntu.com/比起第一个网站所能排版的代码种类更多,但是需要注册,不如第一个复制黏贴方便。3.http://tools.jb51.net/code/java_formatJava格式化代码网站,这是一款比较简单实用的java代码在线格式化美化工具,由脚本之家开发,该工具除了基本的ja

2020-07-28 15:35:54
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