- 博客(2)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 32位浮点数加法器基于system verilog设计
上一篇文章中学习了32位浮点数的表示方法。现在正式的采用system verilog来设计一个加法器设计要求设计一个32位浮点数加法器，可以实现串行输入的两个标准化的32位浮点数的相加并得到标准化的结果。此外该加法器能处理“特殊”数字:零、正无穷、负无穷和“非数字(NaN)”。加法器有一个32位输入总线和一个32位输出总线，有一个’ ost '输出，当ost信号高电平有效时，表示计算结束，输出的sum有效。设计思路32位浮点数加法运算步骤第1步：前端处理，得到数符、阶码、尾数 inputa,i
2021-08-07 16:32:58
1693
1
原创 32位浮点数加法器原理
浮点数加法器是使用频率最高的浮点运算模块。1. 32位浮点数的表示IEEE754标准的32位浮点数格式2.加法运算第1步：比较数据大小，以便对数据小的尾数进行移位，从而在尾数运算前完成对阶的工作。第2步：对尾数进行加（减）法运算。第3步：对运算结果格式化，还原为IEEE浮点格式。浮点加法器框图如图所示...
2021-02-01 16:20:00
1863
3
32位浮点数加法器_system verilog.zip
32位浮点数加法器基于system verilog，可以实现串行输入的两个标准化的32位浮点数的相加并得到标准化的结果。此外该加法器能处理“特殊”数字:零、正无穷、负无穷和“非数字(NaN)”。本文件带测试代码
2021-08-07
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人