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RSS订阅翻译 AXI握手时序优化——pipeline缓冲器
解决ready/valid握手的时序困难，使路径流水线化。一个skid buffer是最小的Pipeline FIFO Buffer，只有两个入口。当您需要在发送者和接收者之间为并发和/或定时流水线化路径时，它很有用，但不能消除数据速率不匹配。它还只需要两个数据寄存器，在这个规模上比LUT RAM或Block RAM小（取决于实现），并且具有更大的布局和布线自由度。......
2022-08-29 12:11:07
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转载 数字电路学习（3）——有关阻塞非阻塞注意事项
Verilog1.时序电路建模中，用非阻塞赋值2.latch建模时，用非阻塞赋值3.用always块描述组合电路时采用阻塞赋值**备注：2和3的区别点在与always块中是否列出了所有变量名在敏感事件表中。如果没有，则会产生latch。4.一个always块中同时存在组合逻辑时序逻辑。则都要用非阻塞赋值。5.不要再多个always块中为同一个变量赋值6.用$strobe显示非阻塞赋值...
2020-01-20 15:28:36
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原创 数字电路学习（2）——米利型和摩尔型同步状态机
基本定义：摩尔型输出只与当前状态有关，米利型输出与输入和当前状态有关。高速电路设计中，常常有必要使状态机的输出与始终完全同步。1.利用摩尔型状态机，将状态编码直接作为输出，但是在状态编码的设计上会费一点脑力。2.多加一级同步时钟的寄存器，实现流水线输出注意FPGA实现状态机的状态编码一般用独热码，这是因为这种编码可以省去一些组合逻辑。...
2020-01-19 15:43:42
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原创 数字电路学习（1）——小数问题
小数数字电路中，像是要计算FFT啊之类的，需要电路能处理的小数。一般分定点小数和浮点小数两种。定点形式简单，量化后限定范围，只要在误差允许的情况下，且计算不会溢出。浮点较为复杂，运算需要专门设计的电路结构来实现，但具有表达范围大，动态分辨率的好处。1.1定点小数先上例子:8位有符号位，第4位为小数点位：b1000.0000~b0111.1111即-8到7.9375注意第一位是符号位，负...
2020-01-16 21:21:36
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转载 单稳态触发器
工作原理（1）输入是低电平，由于vo是低电平，则G1门的输入为两个0，电路处于稳定状态。（2）外加触发信号，当输入电平高于G1门的阈值电压，电路有以下过程：v1升高导致vo1减小,导致v12减小，导致vo升高，vo1进一步减小。会导致瞬间G1打开，vo1变低电平。由于电容器两端电压不能突变，v12会跟着瞬间变低，G2截止，vo变高。此时就算输入变低，由于G1另一端的电压为高电平，触发器能暂时维...
2020-01-16 19:31:23
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空空如也
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