- 博客(7)
- 收藏
- 关注
RSS订阅原创 异步fifo
配置fifo，写时钟25M，写位宽24bit，读时钟65M，读位宽48bit。1、fifo同步复位，需要等待比较长的时钟周期才能清零。2、读高地址[47:24]，为先写入的数据；低地址[23:0]为第二个数据3、读使能后数据延时了一拍。...
2021-07-13 10:08:00
129
原创 simulink产生信号及采样
1、clock， 改时钟没什么参数设置的，作用就是跟随着仿真的进行，时间值逐渐递增；2、乘法器，参数设置：sample time越大越接近连续值。
2021-06-17 16:35:11
7503
3
原创 verilog
有符号数计算：1、注意位宽，如：3‘d6(错误)，4’d6（正确）。2、加减运算时：reg signed [2:0] a;reg signed [3:0] b; //注意位宽b<=a+ $signed(-3'd3);
2021-01-13 14:59:47
127
原创 LVDS 信号处理
上图正常的LVDS信号。xilinx里面lvds接口有很多种，如果接口电平用错了就会出现不兼容不识别的问题，图片如下所示：（LVDS接口可以都试过去，LVDS_25，DIFF_SSTL15等等）
2021-01-11 18:25:03
1459
原创 ＩＳＥ 双端RAM
1.WEA：1为写，0为读2.在clka上升沿到来之前，对addra和dina同时赋值3.当输入数据dina位宽更大时，如128位，输出数据doutb更小如16位。那么当addra=0时，写dina=128‘hffff1111，读addrb=0时，doutb=dina[15:0];读addrb=7时，doutb=dina[127:112];...
2020-07-17 15:37:41
245
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人