刻一-CSDN博客

原创【L001】Ubuntu20.04域名解析失败或网速很慢

问题解决：Ubuntu20.04域名解析失败或网速很慢

2020-05-10 13:29:43 10969 1

原创【Q001】wireshark提示“没有找到接口”

问题解决：wireshark提示“没有找到接口”

2020-04-23 22:34:20 1036 1

原创 FPGA : 学习交流的网站和社区

FPGA : 学习交流的网站和社区

2019-08-15 13:32:34 3940 1

原创【C001】如何在Xilinx FPGA中实现高质量时钟输出

在xilinx的FPGA中，要实现高频时钟的输出，并保证时钟质量，最有效的方案是使用ODDR来产生。在xilinx的FPGA中，要实现高频时钟的输出，并保证时钟质量，最有效的方案是使用ODDR来产生。例如，需要输出的时钟为CLK，用CLK来驱动ODDR，让ODDR在CLK的上升沿输出0或1，在CLK的下降沿输出1或0，从而产生一个时钟脉冲CLKOUT，CLKOUT的时钟频率和CLK完全相同。ODDR位于IOB里面，如果CLK是由BUFG驱动的，那么从CLK到ODDR的路径...

2018-10-16 10:51:29 4234 1

原创 [转]成为一个有目标的学习者

就好比高考前的各种模拟试题一样，总有一种人，喜欢在做模拟试题前，把整本书都先过一遍。这样真的有意义吗？

2018-08-09 10:58:34 294

原创 [转]FPGA系统总结

FPGA 总结系统架构确定，下一步就是FPGA与各组成器件之间互联的问题了。通常来说，CPU和FPGA的互联接口，主要取决两个要素：（1）CPU所支持的接口。（2）交互的业务。通常来说，FPGA一般支持与CPU连接的数字接口，其常用的有EMIF，PCI,PCI-E,UPP,网口（MII/GMII/RGMII），DDR等接口。作为总线类接口，FPGA通常作...

2018-08-02 10:39:21 7284

原创【T001】win10开机自动打开 chrome word excel

很简单，在设置里把下图的选项，关闭即可

2018-07-12 18:30:48 52699 7

原创【V001】ISE chipscope 连接不上FPGA 或找不到JTAG

又可能是因为电脑是64位的，却打开了32位的chipscope ，换成64位的就可以了

2018-07-11 09:27:37 4807 7

原创【转】为什么FPGA难学？是因为你还没搞清背后的根源

经常看到有初学者的提问，本人零基础，想学FPGA，求有经验的人说说，我应该从哪入手，应该看什么教程，应该用什么学习板和开发板，看什么书等，希望有经验的好心人能够给我一些引导。FPGA到底怎么学呢？如果想速成，那就上网看视频吧，这样主要是面对应用的，一个小时内让你的板子运行起来。早期起来的快，活学活用，就是后期没有系统理论支持，会有些吃力，特别是大项目，那完全是个悲剧。国内做的可以的，我知道的就是周...

2018-07-07 18:46:52 4454 1

原创【S001】怎么才能避免写代码时候的粗心错误

忘写敏感列表，信号忘记定义，位宽不匹配，标点符号忘打等等，诸如此类的低级错误，对FPGA设计进度，有很大的影响，降低工作效率，。那怎么才能避免呢？这不单单是粗心的原因，因为我们总是在粗心，怎么告诫自己都不会有作用，那就形成习惯，形成固定的流程，就不会再犯这些低级的错误。流程：先定义信号，位宽，中间变量，端口连接把always 写好，看begin end 是否对应用查找看变量是否定义了，再例化检查标...

2018-06-11 21:12:53 1219 1

原创【V002】用vivado自带仿真工具，仿真FFTip核时，一直失败，停在检查点

[VRFC 10-516] comparison between unequal length arrays always returns FALSE ["C:/wrk/2016.4/nightly/2016_12_14_1733598/packages/customer/vivado/data/ip/xilinx/xbip_utils_v3_0/hdl/xbip_utils_v3_0_vh_rf...

2018-06-11 19:35:38 4691 2

原创【V003】vivado 综合后查看原理图，多个模块被综合掉

问题：vivado 综合后查看原理图，多个模块被综合掉原因就是：顶层例化，连线忘记定义废了我好长时去找原因，刚开始我只查找连线连上了没，但是没有看连线是否定义，orz~写代码要逐渐形成流程习惯，形成习惯后，便不会留下这低级失误流程：首先定义信号，位宽再例化检查标点符号...

2018-06-11 13:40:50 23548 10

原创【S003】用Verilog写一个数组，会耗费很多资源

不要在代码里用HDL语言去写一个数组,像下面这样注：行前的语句意思是，告诉编译器强制将此ram类推综合成分布式ram，将这句话注释掉，综合出来也是同样的结果。综合后，生成电路图如下，看那密密麻麻，错综复杂的IO线，心疼==所耗资源如下两图所示：总结：再FPGA设计电路时，尽量不要使用这种数据，要么写成带地址的ram，或者使用寄存器，都比这种数组要好的多...

2018-06-08 21:20:43 15196 5

Xilinx xdma IP核配套Windows 驱动 Win7 Win10

Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10 都有 Xilinx xdma IP核配套Windows 驱动，Win7 Win10

2023-04-13

适合所有版本，期限最长功能最多的_Vivado_的license文件

2022-09-15

xapp-1052.zip

xilinx pcie DMA xapp1052 参考设计包含fpga设计，含代码，含软件驱动上位机

2020-04-18

vivado的IP license

Xilinx 工具的所有license,包括vivado,ise，及各种IP的license，比如JESD，SRIO，XDMA

2020-03-29

sublime text3 verilog&VHDL;语言专版

sublime text3 verilog&VHDL;语言专版功能异常强大大幅度提高编码效率 1.自动生成例化文件，自动生成tb文件、自动生成文件头注释。 2.自动补全代码 3.自动生成模板

2018-11-08

Writing Testbenches using SystemVerilog

此外，你也可以使用System Verilog来替代testbench，这样效率会更高一些。如果你是做IC验证的，就必须掌握System Verilog和验证方法学（UVM）。

2018-08-07

TCL_TK入门经典

因为Quartus和ISE的编辑器功能太弱，影响了开发效率。所以建议使用Sublime text编辑器中代码片段的功能，以减少重复性劳动。Modelsim也是常用的仿真工具，学会TCL/TK以编写适合自己的DO文件，使得仿真变得自动化，推荐的教材是《TCL/TK入门经典》。

2018-08-07

002_IP核芯志-数字逻辑设计思想

你可能发现你综合出来的电路尽管没错，但有很多警告。这个时候，你得学会同步设计原则、优化电路，是速度优先还是面积优先，时钟树应该怎样设计，怎样同步两个异频时钟等等。推荐的教材是《FPGA权威指南》、《IP核芯志-数字逻辑设计思想》

2018-08-07

FPGAs: World Class Designs

你可能发现你综合出来的电路尽管没错，但有很多警告。这个时候，你得学会同步设计原则、优化电路，是速度优先还是面积优先，时钟树应该怎样设计，怎样同步两个异频时钟等等。推荐的教材是《FPGA权威指南》、《IP核芯志-数字逻辑设计思想》、《Altera FPGA/CPLD设计》第二版的基础篇和高级篇两本。

2018-08-07

《WRITING TESTBENCHES Functional Verification of HDL Models》

这里你没必要每次编译通过就下载代码，咱们用modelsim仿真（此外还有QuestaSim、NC verilog、Diamond的Active-HDL、VCS、Debussy/Verdi等仿真工具），如果仿真都不能通过那就不用下载了，肯定不行的。在这里先掌握简单的testbench就可以了。推荐的教材是《WRITING TESTBENCHES Functional Verification of HDL Models》。

2018-08-07

system verilog_IEEE官方标准手册-2012_IEEE_P1800

systemverilog 语法标准手册你手上必须准备Verilog或者VHDL的官方文档，《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》，以便遇到一些语法问题的时候能查一下。

2018-08-07

VHDL_IEEE官方标准手册-2008_IEEE_1076

你手上必须准备Verilog或者VHDL的官方文档，《verilog_IEEE官方标准手册-2005_IEEE_P1364》、《IEEE Standard VHDL Language_2008》，以便遇到一些语法问题的时候能查一下。

2018-08-07

verilog_IEEE官方标准手册-2005_IEEE_P1364

2018-08-07

空空如也

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转载 [转]王齐前辈写的一篇随笔

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Xilinx xdma IP核配套Windows 驱动 Win7 Win10

适合所有版本，期限最长功能最多的_Vivado_的license文件

xapp-1052.zip

vivado的IP license

sublime text3 verilog&VHDL;语言专版

Writing Testbenches using SystemVerilog

TCL_TK入门经典

002_IP核芯志-数字逻辑设计思想

FPGAs: World Class Designs

《WRITING TESTBENCHES Functional Verification of HDL Models》

system verilog_IEEE官方标准手册-2012_IEEE_P1800

VHDL_IEEE官方标准手册-2008_IEEE_1076

verilog_IEEE官方标准手册-2005_IEEE_P1364

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