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黄沙百战穿金甲,不破楼兰终不还

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转载 Xilinx 7系列FPGA时钟篇(4)_CMT简介

作者:XiaoQingCaiGeGe原文链接上篇咱们仅仅简要的介绍了时钟的用法,并未详细的说明,主要是因为很多时钟用法是针对特定的应用需求,无法一一介绍。本篇咱们将重提上篇的CMT时钟模块,聊一聊它的用法。可以这么说,每个靠谱的FPGA应用里都应该用到CMT模块。CMT模块简介1.在7系列FPGA里,每一个时钟区域对应一个CMT(clock management tile),CM...

2019-10-31 11:09:12

交换机各种接口(转载)

以太网接口:sgmii(千兆mii) xuai接口(万兆mii接口)sgmii是mac和phy之间的媒体接口(单工)serdes是通用可编程高速串行接口(双工)SGMII是串行的,不需要提供另外的时钟,MAC和PHY都需要CDR去恢复时钟。另外SGMII是有8B/10b编码的,速率是1.25Gbps其实,大多数MAC芯片的SGMII接口都可以配置成SerDes接口(在物理上完...

2019-07-15 11:50:16

SERDES总结

SERDES主要由物理介质相关( PMD)子层、物理媒介附加(PMA)子层和物理编码子层( PCS )所组成。PMD是负责串行信号传输的电气块。PMA负责串化/解串化,PCS负责数据流的编码/解码。在PCS的上面是上层功能。 SERDES技术主要用来实现ISO模型的物理层,SERDES通常被称之为物理层(PHY)器件。 PCI Express是一种基于SERDES的串...

2019-07-03 16:25:44

rsfec (Reed-Solomon Forward Error Correction) 官方文档

rsfec (Reed-Solomon Forward Error Correction) 官方文档转自: https://blog.csdn.net/glw0223/article/details/88342151Reed-Solomon:一般翻译为里德-所罗门https://tools.ietf.org/html/rfc5510...

2019-07-03 09:00:36

Linux 使用unzip解压时报错End-of-central-directory signature not found

Linux 下,使用unzip解压时,报错:$ unzip abc.zipArchive: abc.zip End-of-central-directory signature not found. Either this file is not a zipfile, or it constitutes one disk of a multi-part archive. ...

2019-07-02 19:13:26

Vivado时序约束(转载)

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constrain...

2019-05-24 09:22:21

Vivado时序约束(转载)

Vivado时序约束本文主要介绍如何在Vivado设计套件中进行时序约束,原文出自Xilinx中文社区。1 Timing Constraints in Vivado -UCF to XDCVivado软件相比于ISE的一大转变就是约束文件,ISE软件支持的是UCF(User Constraints File),而Vivado软件转换到了XDC(Xilinx Design Constr...

2019-05-21 21:07:15

布线长度与延时的关系

0.17ns/25.4mm

2019-05-21 19:17:32

未证实的公式

Tco max = T - TsetupTco min = Thold

2019-05-21 15:55:17

优化高速接口的时序裕量(转载)

优化高速接口的时序裕量过去十年中,高速数字总线已经获得了令人瞩目的发展,它们不仅比以往更快,而且还正在改变系统定时数据的方式。为提高数据吞吐量,新兴的同步数字总线可以通过一套定时机制在每个时钟周期内多次发送数据。本文将对源同步定时如何优化高速接口时序裕量进行讨论。时序预算是对系统正常工作所需时序参数或时序要求的计算。为了使同步系统正常工作,其时序需求必须在一个时钟周期内满足。对时序的预算涉及...

2019-05-21 15:19:04

DAC7512时序约束(转载)

三,DAC7512控制器 DAC7512是一个具有三线串行接口的DAC。我们基于FPGA用Verilog语言实现了一个简单的DAC7512的控制器。下面是控制器的结构图: DAC7512控制器由三个模块组成,PLL用来生成控制器所要的时钟C0(25MHz)和C1(50MHz),其lock信号用来做为控制器的异步reset。da_data模块生成要送往DAC7512的数据,其...

2019-05-21 14:19:55

异步复位信号rst怎么加约束啊

set_false_path[get_ports reset]设置false path从所有的reset信号端口到所有的时钟端口,还有其它的reset的信号,如果你有几个reset信号的话!RTL代码综合时要根据经验值预设的,recovery和removal的值,跑PT的时候先检查这些满足希望达到的值没有,最后提取参数的网表再检查一次.设false path 并不代表不检查recove...

2019-05-21 10:07:17

Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay Feature(转载)

Constraint RGMII Interface of Triple Speed Ethernet with the External PHY Delay FeatureThe objective of this design example is to showcase the way to constraint the TSE_RGMII. This design example ...

2019-05-21 09:58:02

RGMII约束实例(转载)

## Copyright (C) 1991-2011 Altera Corporation## Your use of Altera Corporation's design tools, logic functions## and other software and tools, and its AMPP partner logic## functions, and any outpu...

2019-05-21 09:53:26

VGA接口时序约束(转载)

转自:http://www.cnblogs.com/lueguo/p/3374332.htmlVGA接口时序约束SF-VGA模块板载VGA显示器DA转换驱动芯片AVD7123,FPGA通过OUPLLN连接器驱动ADV7123芯片产生供给VGA显示器的色彩以及同步信号。SF-CY3核心模块与SF-VGA子模块连接的系统框图如图所示。FPGA产生ADV7123的同步信号以及3组供给ADV71...

2019-05-21 09:39:58

CMOS Sensor接口时序约束 (转载)

)CMOS Sensor接口时序约束详细的文档请参考:http://group.chinaaet.com/273/72983SF-CY3/SF-SENSOR/SF-LCD开发套件:http://myfpga.taobao.com/FPGA工程的功能框图如图所示。上电初始,FPGA需要通过IIC接口协议对摄像头模块进行寄存器初始化配置。这个初始化的基本参数,...

2019-05-21 09:37:19

ddr2 工作时序与原理

ddr2 工作时序与原理2014年05月02日 15:12:08Chen_Eric阅读数:40721.4-bit Prefetch直接上一个表,看看DDR2的三个频率的关系,下图是内部时钟均为133MHz的DDR2/DDR/SDRAM的比较,由图可以看到,相比于DDR,DDR2由于是4-bit Prefetch,外部时钟是内部总线时钟的2倍,而DDR和SDRAM中,这两个时钟频率...

2019-05-04 20:03:21

输入输出延时约束

2019-04-21 17:33:57

verilog实现格雷码与二进制的转化:

verilog实现格雷码与二进制的转化:1)自然二进制码转换为格雷码的方法自然二进制码转换成二进制格雷码,其法则是保留自然二进制码的最高位作为格雷码的最高位,而次高位格雷码为二进制码的高位与次高 位相异或,而格雷码其余各位与次高位的求法相类似。原理:若二进制码表示为: B[N-1]B[N-2]...B[2]B[1]B[0];...

2019-04-08 20:46:31

verilog中的可综合与不可综合

verilog中的可综合与不可综合关于verilog可综合与不可综合,CSDN的博客大都借鉴了博主initialwei的关于可综合与不可综合的理解。博客链接:http://www.eefocus.com/initial_wei/blog/12-10/287444_c623b.html1)所有综合工具都支持的结构:always,assign,begin,end,case,wi...

2019-03-30 14:13:29

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