礼茶的贤-CSDN博客

原创 PDF文档批量动作-批量删除作者等个人信息与批量加密

PDF文档批量动作-批量删除属性中作者等信息或批量加密批量删除批量加密以下面的文档为例，没有侵权的意思，只是示范这个Acrobat Adobe的功能。以下利用adobe acrobat pro dc软件2021版本，其他低版本的应该也都支持，大家自行尝试即可。通过下面的操作可以实现PDF文档批量删除个人信息或者加密文档主要利用Acrobat中的“添加动作”按钮，这是Adobe自带的封装好的脚本接口，使用者只需要自行组织动作顺序，最后交给软件封装就行了。示例文档如下：这些文档中的安全属性包

2021-06-01 10:24:55 6063

原创【数字IC前端】学习随笔（4）——约束&随机

安利路科验证随机约束和分布可以随机什么内容？声明随机变量的类随机约束和分布可以随机什么内容？器件配置：通过寄存器和系统信号环境配置：随机化验证环境，例如合理的时钟和外部反馈信号原始输入数据：例如MCDF数据包的长度、带宽，数据间的顺序延时：握手信号之间的时序关系，例如valid和ready，rea和ack之间的时序关系协议异常：如果反馈信号给出异常，那么设计是否可以保持后续数据处理的稳定性呢？声明随机变量的类随机化是为了产生更多可能的驱动，因此在软件世界**"class"一侧的

2020-09-20 22:28:55 1245

原创【数字IC前端】Systemverilog语法——文本结构

结构文本（Structure literals）结构文本（Structure literals）是具有常量成员表达式的结构分配模式或模式表达式。结构文字必须具有类型，该类型可以用前缀显式指示，也可以由类似赋值的上下文隐式指示。PS：’ 号通常可以表示存储地址空间不是连续的typedef struct {int a; shortreal b;} ab;ab c;c = '{0, 0.0}; // structure literal type determined from// the lef

2020-06-27 21:32:15 419

转载【数字IC前端】SystemVerilog断言（SVA）语法

转载自新浪博客1. SVA的插入位置：在一个.v文件中：2. 断言编写的一般格式是：3. 带参数的property、带参数的sequence断言assertion被放在verilog设计中，方便在仿真时查看异常情况。当异常出现时，断言会报警。一般在数字电路设计中都要加入断言，断言占整个设计的比例应不少于30%。以下是断言的语法：1. SVA的插入位置：在一个.v文件中：module ABC (); rtl 代码 SVA断言endmodul...

2020-06-24 10:59:23 5252

原创【数字IC前端】学习随笔（3）——类/对象/继承/句柄

类和对象的概述类和对象为什么要OOP（面向对象编程）？OOP的概念要素创建对象句柄的传递对象的销毁句柄的使用复习整理下。安利下路科验证。类和对象的概述类和对象对象编程语言更符合人对自然的理解（属性property和功能function）无数的类（class）和对象（object）构成代码世界。类是将相同的个体抽象出来的描述方式，对象是实体，其具备有独立行为的能力，一个对象是万千世界中的“一粒沙”。具有相同属性和功能的对象属于同一类，而不同的类之间可能有联系（继承关系）或者没有联系。在C语.

2020-06-21 19:35:49 980 3

转载【数字IC前端】异步FIFO深度计算

以下内容搬运自公众号：硅农，原文链接附下：原文连接 Case-1：fA > fB 读写之间没有空闲周期Case-2：fA > fB 在两个连续读写之间有一个周期的延迟Case--3：fA > fB读写都有空闲周期（IDLE Cycles）Case-4：fA > fB并给出了读写使能的百分比Case-5：fA < fB 读写操作无空闲周期（每两个连续读写之间有一个周期延迟）Case-6：fA < fB 读写操作有空闲周期（读写使能占得百分比问题）Case-7：fA = f

2020-06-15 14:45:58 1538 1

转载【数字IC前端】UVM常见问题系列

IC面试常考题搬运自数字芯片实验室公众号，安利一波良心博主 1、什么是UVM？它的优势是什么？2、uvm_component和uvm_object有什么区别？3、为什么需要phase机制，不同的phase有什么区别？4、哪些phase是top-down phase、bottom-up phase和parallel phase?5、为什么build_phase是top-down phase，而connect_phase是bottom-up phase？6、uvm phase仿真是怎么开始启动的？7、V

2020-06-10 21:21:22 8985 1

原创【计算机体系结构】资料收集

《计算机体系结构-量化研究方法》复习Part 1《计算机体系结构-量化研究方法》复习Part 2《计算机体系结构-量化研究方法》复习Part 3《计算机体系结构-量化研究方法》复习Part 4《计算机体系结构-量化研究方法》-指令集并行...

2020-06-10 19:47:44 224

原创【数字IC前端】学习随笔（2）

Q1：数字IC验证一些模块时，往往要考虑一些数据回写、反压、读后写、写后读等等情况，为什么要这么考虑？A1：考虑这些情况，往往是我们想到了模块可能被以什么情况来操作，但是在有关计算机体系结构的教科书中，在指令集并行有关的章节中提到了数据冒险的概念。数据冒险是指指令间存在相关性并且这两条指令相聚非常接近，足以使执行期间的重叠改变相关操作数的访问顺序，数据冒险分成三类：RAW写后读：j在i还没写入时就读取同一位置，会读取旧值WAW写后写：j在i还没写入时就写入同一位置，会被i写入覆盖（存在于i

2020-06-09 16:47:38 631

原创【数字IC前端】SystemVerilog“类”专题

1.SV如何支持使用参数化类编写通用代码的模板？2.当工程师说"class"时，到底在说什么3.如何有效而正确的使用继承和多态性？1.SV如何支持使用参数化类编写通用代码的模板？https://mp.weixin.qq.com/s/MlMandBm4ifNCfVLGmqP_A2.当工程师说"class"时，到底在说什么https://mp.weixin.qq.com/s?__biz=MzIyNjQ0OTcyOA==&mid=2247488770&idx=1&sn=16ec4.

2020-05-24 23:46:35 351

原创【数字IC前端】学习随笔（1）——SystemVerilog数据类型

Systemverilog与Verilog数据类型区分：比较寄存器（register）类型reg和线网（net，如wire）型以及SV中引入的logic类型：reg与wire： Verilog作为硬件描述语言，倾向于设计人员自身懂得所描述的电路中哪些变量应该被实现为寄存器，而哪些变量应该被实现为线网类型。这不但有利于后端综合工具，也更便于阅读和理解。logic： SV作为侧重于验证的语言，并不十分关切logic对应的逻辑应该波综合为寄存器还是线网，因为logic被使用的场景如果是验证环境，那么它只会

2020-05-23 22:30:31 1835 1

原创【数字IC前端】System Verilog常见问题

SystemVerilog常见问题汇总1、什么是callback？2、什么是factory pattern?3、解释数据类型logic、 reg和wire之间的区别4、clocking block的用处？5、使用SystemVerilog避免Testbench与DUT之间竞争冒险的方法有哪些？6、SystemVerilog中有哪些覆盖率（coverage）的类型？7、virtual interfaces的需求是什么？8、解释Abstract classes和virtual methods9、抽象类（abst

2020-05-20 11:36:39 7563 1

原创【数字IC前端】UVM寄存器模型专题

1. UVM基础之寄存器模型入门2. UVM RAL模型：用法和应用3. 层次寄存器的创建和集成4. 论文解读《Simpler Register Model Package for UVM Testbenches》（含案例和源码）5. 高级UVM寄存器建模6. 寄存器模型概览（上）7. 寄存器模型概览（下）8. 寄存器模型的集成（上）9. 寄存器模型的集成（中）10. 寄存器模型的集成（下）11. 寄存器模型的常规方法（上）12. 寄存器模型的常规方法（下）13. 寄存器模型的场景应用（终）14. 集成级.

2020-05-13 15:15:58 719

原创 Ubuntu 18.04安装VCS+Verdi踩坑总结。

Ubuntu 18.04安装VCS+Verdi踩坑总结。安装参考流程：https://blog.csdn.net/huayangshiboqi/article/details/89525723#comments?tdsourcetag=s_pctim_aiomsg以及一篇PDF，见附件问题1：解决：问题2：解决：执行 sudo apt install net-tools问题3：解决：deb http://mirrors.ustc.edu.cn/ubuntu/ trusty main

2020-05-12 23:57:07 3417 5

转载【数字IC前端】理解UVM-1.2到IEEE1800.2标准的变化

rockeric.com路科验证的官网，安利一波，很多资源可以下载。 UVM_REG动态地址索引uvm_event_callback并入uvm_callbacksequence的宏得到简化UVM-1.1d到UVM-1.2的变化还是显著的，那已经是很久之前（2014年）的事了。不过，对于多数UVM用户而言，似乎并没有感受到1.1d和1.2版本间的代码差别。UVM从Accellera发布的1.2版到IEEE收编后的1800.2 2017版，我们也还是沿着大多数UVM用户的使用视野来谈。如果你想阅读这些完整的

2020-05-12 23:39:12 1277

转载【数字IC前端】浅谈SystemVerilog与UVM标准的发展（下）

验证范围的变更对UVM提出的要求结论上篇主要分析一下Systemverilog与UVM标准的发展历程。我们应该已经意识到了UVM产生以来，SoC验证产生了巨大的变化。我们需要考虑的是在这种趋势下，UVM的标准将何去何从。验证范围的变更SoC设计变得越来越复杂，早些年的数据如下，现在自然更复杂了。除了存储器之外，逻辑和数据路径的平均门数已经从2004年的400K门增加到2012年的11.1M门。嵌入式处理器的平均数量已经从2004年的1.06个，增加了一倍多，到2012年的平均数量为2.25个.

2020-05-12 23:22:38 577

转载【数字IC前端】浅谈SystemVerilog与UVM标准的发展（上）

验证语言的发展SYSTEM VERILOG的发展UVM 的发展UVM面临的问题A. UVM MessagingB. UVM Transaction Recording结束语每当一种标准模式，如Systemverilog and UVM ，被广泛采用时，无疑对用户和工具开发商都是有利的。对于用户而言，终于可以在多种工具中采用统一的代码准则了。而对于工具开发商，开发的工具也只需要支持一种特定的语言或者库就可以了。但是呢，标准这些东西毕竟也都是人定的，标准不断发展衍进的过程中，缺点自然也是有的。标准制定的.

2020-05-12 23:12:00 1099

原创【USB协议相关】xHCI1.1协议学习笔记（1）——数据结构

eXtensible Host Controller Interface 1.1 for Universal Serial Bus协议学习笔记（November 2017 Revision 1.1）数据结构分类eXtensible Host Controller Interface 1.1 for Universal Serial Bus协议学习笔记1.Device Context Base Address Array设备上下文基地址数组2.Device Context设备上下文3.Slot Conte

2020-05-12 22:03:59 5610 2

转载【USB协议相关】USB Developer Days Taipei - SOLD OUT

USB Developer Days Taipei - SOLD OUT转 USB Developer Days Taipei - SOLD OUTUSB协议最新进展大会及讨论主要内容转 USB Developer Days Taipei - SOLD OUTUSB协议最新进展大会及讨论主要内容W TaipeiNov 19th, 2019Nov 20th, 2019What: This...

2019-11-29 20:31:42 365

原创【深度学习】安装Anaconda3.5.3（18年12月版）及tensorflow1.13，同时兼容python3.5.6及tensorflow1.10踩坑经验

Anaconda3.5.3安装（18年12月python3.7.1）及tensorflow1.13安装踩坑经验Anaconda3.5.3安装Tensorflow1.13安装另，一个报错的解决方案Anaconda3.5.3安装方案1. 可以直接从官网https://www.anaconda.com/distribution/，默认下载最新版本，19年3月27日为python3.7.1版本方案2...

2019-03-27 15:57:19 4312 3

ug998-vivado-intro-fpga-design-hls.pdf

Introduction to FPGA Design with Vivado High-Level Synthesis UG998 (v1.1) January 22, 2019。 Software is the basis of all applications. Whether for entertainment, gaming, communications, or medicine, many of the products people use today began as a software model or prototype. Based on the performance and programmability constraints of the system, the software engineer is tasked with determining the best implementation platform to get a project to market. To accomplish this task, the software engineer is aided by both programming techniques and a variety of hardware processing platforms.

2020-05-13

ug902-vivado-high-level-synthesis.pdf

Vivado Design Suite User Guide High-Level Synthesis。 UG902 (v2018.3) December 20, 2018。 The Xilinx® Vivado® High-Level Synthesis (HLS) tool transforms a C specification into a register transfer level (RTL) implementation that you can synthesize into a Xilinx field programmable gate array (FPGA). You can write C specifications in C, C++, or SystemC, and the FPGA provides a massively parallel architecture with benefits in performance, cost, and power over traditional processors. This chapter provides an overview of high-level synthesis.

2020-05-13

ug871-vivado-high-level-synthesis-tutorial.pdf

High-Level Synthesis，UG871 (v2018.3) December 5, 2018。This Vivado® tutorial is a collection of smaller tutorials that explain and demonstrate all steps in the process of transforming C, C++ and SystemC code to an RTL implementation using High-Level Synthesis. The tutorial shows how you create an initial RTL implementation and then you transform it into both a low-area and high-throughput implementation by using optimization directives without changing the C code. The following sections describe a summary of each tutorial

2020-05-13

BCD转余3码串进串出分析.pdf

BCD 转余 3 码串进串出分析，选自王建民书中例 8-17。余 3 码只要对 8421 编码加 3 即可得到。故，如果输入是并行的 8421 编码，输出是并行的余 3 码，则可以直接通过一个加法器得到相应的余 3 码。但现在输入是串行的 8421 编码，输出是串行的余 3 码。一旦是串行的，就涉及到时序电路

2020-05-12

USB 3_0 Adopters Agreement Final_020411.pdf

Notice: This agreement is not effective until a fully executed original has been received by the Secretary, Intel Corporation, at 2111 NE 25t Avenue, Mailstop JF5-373, Hillsboro, OR 97124. Attn: Brad Saunders. This agreement will not be effective if received by the Secretary after ex-piration of the Adoption Period (as defined in Section 1.3 below).

2020-05-12

JESD84-B51.pdf

Embedded Multi-Media Card (e•MMC) Electrical Standard (5.1) JESD84-B51 (Revision of JESD84-B50.1, July 2014)

2020-05-12

SD-Host-Controller-Simplified-SpecificationV4.20.pdf

SD Specifications Part A2 SD Host Controller Simplified Specification Version 4.20 April 10, 2017

2020-05-12

phy-interface-pci-express-sata-usb30-architectures-3-1.pdf

PIPE协议，PHY Interface For the PCI Express, SATA, USB 3.1, DisplayPort, and Converged I0 Architectures Version 5.2.1

2020-05-12

extensible-host-controler-interface-usb-xhci-1.1（解密有书签）.pdf

xHCI1.1协议，解密板，有书签。eXtensible Host Controller Interface for Universal Serial Bus (xHCI) Requirements Specification November 2017 Revision 1.1

2020-05-12

SystemVerilog_IEEE 1800.2-2017.pdf

SystemVerilog 的Ieee1800标准，2017板，主要内容是关于UVM，即IEEE Standard for Universal Verification Methodology Language Reference Manual

2020-05-12

FUNCTIONAL VERIFICATION OF USB 2.0 VIP USING SV-UVM.pdf

The use of many digital peripherals for exchange of data between the computing devices is been increasing day to day which leads to the design of USB protocol which have many advantages over the other peripheral protocols. Universal Serial Bus (USB) came from several considerations like ease-of-use, Port expansion etc. to meet this specifications requirement. User Application media like audio, video, voice have full support to the protocol to most of PC’s peripherals, etc and other computing devices. Comprehension of various PC configurations and form factors make the USB a multifunctional protocol capable of servicing various solutions. The USB is a generic protocol making its interface capable of quick diffusion into product. The USB is still the answer for connection of computer pheripherals , PC and mobile architectures and also for consumer electronics,. It is a bidirectional, fast, dynamically attachable and low-cost interface which fulfils the requirement of interconnection. Earlier Versions of USB Specification:

2019-12-29

usb-vip-ds.pdf

Overview Synopsys VC Verification IP for USB provides a comprehensive set of protocol, methodology, verification and productivity features, enabling users to achieve rapid verification of USB Host, Device and Hub designs supporting USB 3.2 dual lane, Super speed plus, SuperSpeed, High Speed, Full Speed and Low Speed modes. VC VIP is based on next generation architecture and implemented in native System Verilog/UVM, which eliminates the need for language translation wrappers that affects performance and ease-of-use. VIP can be integrated, configured and customized easily with minimal effort. Testbench development is accelerated with the assistance of built-in verification plans, functional coverage, example tests and comprehensive collection of sequences.

2019-12-29

USB2翻译-Hub-2019-12-21.docx

USB2翻译-Hub章节，不完整版本。内容主要是USB2第十一章节内容，图片没有补全，需要的同学自行下载参考

2019-12-29

空空如也

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