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FPGA学习笔记之Altera FPGA使用JIC文件配置固化教程(转)

1,打开希望固化的FPGA设计工程,这里我直接打开按键消抖这节课的工程。2,在quartus ii软件中点击File—>Convert Programming Files,如下图所示:3,在弹出的窗口中,Programming file type 选择JTAG Indirect Configuration File(.jic),Mode选择Active Serial,Config...

2019-12-03 23:39:02

Notepad++编辑器——Verilog、代码片段、直接编译

 Notepad++是一款精致小巧的编辑器,自带Verilog语法识别功能,插件也挺好用的。尤其是利用插件实现代码片段,大大节省我们写Verilog的时间。此外少有人知道的,可以利用某款插件实现在Notepad++界面中编译Verilog的功能。下面就来说说这几个功能要如何设置。  版本:Notepad++ 7.6.6 ,32位//=========================...

2019-12-02 23:17:56

altera中pll模块高电平复位

故PLL的复位信号为高电平有效

2019-12-01 00:24:19

Modelsim设置数据用模拟波形显示

选中希望以模拟波形显示的信号,右击选择format—>Analog(automatic)

2019-10-28 23:17:38

点击Vivado的安装程序exe无法安装的解决办法

在Windows操作系统上,在安装Vivado的时候会遇到双击xsetup.exe没有反应的情况,即使是用管理员权限再加上设置兼容模式也没有任何效果,且此问题有可能在多个版本上都存在,包括最新的2016.02。打开解压后的Vivado安装包的bin目录下,可以看到xsetup.exe本质上是调用xsetup.bat (个别版本是xsetup2.bat)这个批处理文件。接下来我们可以尝试用管理员...

2019-09-11 23:13:21

FPGA IOB

IOB寄存器跟通信有关的设计中多会用到,今天查了相关资料,总结如下:首先了解一下fpga的芯片内部结构:一个fpga主要是由可编程输入输出单元(图中的IOB模块),可编程逻辑单元(CLB模块),块RAM(图中的BRAM,也属于内嵌硬件),数字时钟管理(DCM,也属于内嵌硬件),还有一些内嵌的专用的硬件模块(DSP),IOB寄存器就在图中的IOB模块中。IOB 的内部结构如下:...

2019-08-22 23:45:40

JESD204B概述

一、JESD204B概述1、JED204B是什么?一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,采用传统的CMOS和LVDS已经很难满足设计要求,JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口。2、JESD20...

2019-05-17 23:22:06

单口RAM、双口RAM、FIFO三者的关系

单口与双口单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行;而双口有两组数据线与地址线,读写可同时进行;FIFO读写可同时进行,可以看作是双口;简单双口RAM与真双口RAM双口RAM分伪双口RAM(Xilinx称为Simple two-dual RAM)与双口RAM(Xilinx称为true two-dual RAM),伪双口RAM,一个端口只读,另一个端...

2019-05-16 23:25:29

Quartus prime 16.0 中通过JTAG固化

下载项目sof文件到开发板中,掉电后会消失;由于开发板有JTAG口,则可以用JTAG固化jic文件到EPCS16芯片中。流程1.打开quartus软件并打开convert programming files:如图示:2.首先更改文件类型,这里选择jic文件类型,配置器件选择EPCS16(根据自己板子上是啥选择),再更改输出文件名字:3.点击flash loader,...

2019-04-28 21:13:04

VHDL TestBench 测试终止时自动结束仿真——assert方法

VHDL TestBench 测试终止时自动结束仿真——assert方法可在结束仿真位置添加如下代码:assert falsereport "Simulation is finished!"severity Failure;则在Modelsim run -all下自动终止并打印"Simulation is finished!"。...

2019-04-28 20:56:27

Verilog运算符优先级

如图:

2019-04-13 16:53:05

FPGA功耗那些事儿(转载)

FPGA功耗那些事儿(转载) 在项目设计初期,基于硬件电源模块的设计考虑,对FPGA设计中的功耗估计是必不可少的。笔者经历过一个项目,整个系统的功耗达到了100w,而单片FPGA的功耗估计得到为20w左右,有点过高了,功耗过高则会造成发热量增大,温度高最常见的问题就是系统重启,另外对FPGA内部的时序也不利,导致可靠性下降。其它硬件电路的功耗是固定的,只有FPGA的功耗有优化的余地,因此硬件...

2019-04-02 14:18:02

FPGA问题

异步FIFO中为什么使用格雷码做设计?项目中最难的地方在哪儿,怎么解决的?功耗怎么控制,FPGA的功耗主要出自哪儿?详细解释在实际工作中遇到的时序问题,并说出解决办法...

2019-04-01 11:22:17

verilog参数例化

verilog参数例化1、参数定义parametermodule ram_1r1w#(parameter width=128,parameter deepth=32)(input wclk,input [width-1:0] wdin,.....................................input ...

2019-03-23 22:37:56

FPGA工程师面试试题集锦

FPGA工程师面试试题集锦1、同步电路和异步电路的区别是什么?(仕兰微电子)2、什么是同步逻辑和异步逻辑?(汉王笔试)同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是"线与"逻辑,要实现它,在硬件特性上有什么具体要求?(汉王笔试)线与逻辑是两个输出信号相连可以实现与的功能。在硬件上,要用oc门来实现,由于不用oc门可能使灌电流过大,而烧坏逻辑门。同时...

2019-03-22 10:33:29

FPGA实现任意分频

module odd_div( clk, rst_n, clkout);input wire clk;input wire rst_n;output reg clkout;parameter HIGH_WIDITH=3;parameter LOW_WIDITH=2;parameter N=3;reg [N-1:0]cnt;reg state;always...

2019-03-15 14:58:37

C语言中使用指针修改const的值

#include <stdio.h>int main(){ const int a=10; //若const a=10,编译器也会默认为a是int类型的 int *P=(int*)&a; //注意需要强制&a前需要加int*类型强制类型转换 *P=12; printf("a=%d\n",a); return 0;}结果:a=12...

2019-03-15 00:14:51

FPGA偶数分频

module even_div( clk, rst_n, clkout);input wire clk;input wire rst_n;output reg clkout;parameter N=4;parameter WIDITH=3;reg [WIDITH-1:0]cnt;always@(posedge clk or negedge rst_n)beg...

2019-03-14 16:49:57

modelsim**# (vish-4014) No objects found matching '/ip_fifo_tb/u1_ip_fifo/*'.

添加波形时出现这个错误,解决方法:点击simulate->star simulation->把Enable Optimization前面的勾取消->选择仿真文件

2019-03-14 16:47:22

FPGA LVDS

最近项目需要用到差分信号传输,于是看了一下FPGA上差分信号的使用。Xilinx FPGA中,主要通过原语实现差分信号的收发:OBUFDS(差分输出BUF),IBUFDS(差分输入BUF)。注意在分配引脚时,只需要分配SIGNAL_P的引脚,SIGNAL_N会自动连接到相应差分对引脚上;若没有使用差分信号原语,则在引脚电平上没有LVDS的选项(IO Planning PlanAhead)。...

2019-03-13 14:38:51

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