世界各处去跑马

原创 【工作周志】240129-240204

AXI

原创 【工作周志】240122-240128

1.zynq中的PS端的ddr访问如下，看起来通过GP访问只能通过S1，但是我根据其他博文写的一个design访问DDR，从debug 窗口看并没有写入。PL端的DDR需要结合MIG，因此需要定制板卡，应该跟走线相关。所以要么是已有的开发板，要么是自定义板卡，是个大工程。AXI是按照状态机跳转，5组bus是分别并行的吗？6 AXI VIP架构 or 一个正常vip的架构及各个组件的作用。2.普通AXI4访问和AXI brust访问 有什么信号上的差别。5.服务器基于项目的环境配置，不知道有没有什么好办法。

原创 【工作周志】240115-240121

曾经做过边沿处理算法，至今还记得，这应该是我接触到的最初级的图像处理算法，Sobel算法。大概过程是：将图像像素化取窗口，是个三阶矩阵，然后进行运算，滑动窗口将整个图片上的点都运算到，得到运算完的数据。以图像的方式呈现，就是黑白的线条图。这次将CNN倒是看进去了，卷积池化全链接，又开始有疑惑，为什么经过卷积运算可以得到我们想要的结果呢？#此项操作前提是，cmd line 运行vcs是ok的，如果不行，需要先配置vcs到环境变量。ip dir只有xml or gui 没有src，需要重新添加，注意路径。

原创 【工作周志】240108-240114

A:我本来只是随便回复了一个，数据用ram，控制用reg，对方回我说他知道，他想问什么时候用reg去实现ram功能，什么时候用sram。Q：逛论坛有人问，reg也可以实行sram的功能，且数据< 100bit的时候 ram的面积比reg实现的sram面积小，那在实现中如何选择？（3）sram作为静态存储，他的功耗，和reg的功耗不知道是怎么个对比，这个可能和sram从工艺上的实现方式有关。1）首先作为前端，我认为ram的实现方式是后端要关注的事情，在控制逻辑一样的情况下，选择面积较小的实现方式。

原创 【工作周志】20240101-20240107

关于xilinx vitis 中的报错“fatal error: xil_printf.h: No such file or directory helloworld.c“问题解决。综合以后，quartus ct_top_1不报资源；vivado 则找不到ct_top_1，详细原因需要确定。在ram中 inst多个相同module，资源也是会报的；2024.1.1-2024.1.7 工作中遇到的问题记录。【linux】bash csh切换。如何设置mem实现的方式。添加include路径。

原创 【Intel FPGA】D5005 使用笔记

项目总目标，在AFU中实现xx算法+DDR。

原创 【quartus】packed unpacked array

问题描述：

原创 【quartus】如何设置global include

问题描述：xilinx的时候，可以将define所在的文件，设置为global include，这样所有文件共享。但是在quartus没有这个选项。尝试解决：1. 我问了验证的同事，

原创 【Quartus】Stratix10 VID的使用

1.参考文档：Intel Stratix 10 Power Management User Guide

原创 DDR4 阅读笔记

原文档-JESD209-4-LPDDR41.Pad definition & description1.1CK_t_A/CK_c_A;CK_t_B/CK_c_B(输入) Clock CK_t和CK_c是差分时钟输入。 所有的地址、指令、和控制输入信号都在CK_t上升沿和CK_c下降沿采样。 AC timings for CA 参数需要参考CK。 每个通道（A&B）都有自己的时钟对 CKE_A、CKE_B （输入） clock enable CKE高有效

原创 路科-笔记

语法1bit，logic，四值逻辑，二值逻辑定维数组，动态数组，关联数组，多维数组合并型，非合并型结构体，字符串initial always设计例化与连接验证结构：激励发生器，检测器，比较器，DUT语法2接口:interface的定义，使用和优势；interface与module的不同...

原创 【FPGA】为什么FPGA design中应该避免latch？

http://www.elecfans.com/d/1308845.html今天看《vivado 从此开始》24讲，说为什么避免使用锁存器，因为会造成资源浪费同SLICE中一半的触发器被浪费掉了

原创 【FPGA】Xilinx HR PAD的结构

原创 【FPGA】Vivado从此开始 高亚军 笔记

1.如何使用non-project模式2.如何设置增量编译，增量编译需要什么预准备，增量编译怎么运行3.synth的 策略怎么设置4.no lc；ooc；dcp；impl的综合，增量编译的含义5. vivado的xsim工具

原创 C语言复习

重新复习了一下C当年读书没好好学，现在就花时间重新打基础。1.数据类型 int char long int2.signed unsigned3.程序的结构 顺序，选择，循环4.数组（一维数组，二维数组，多维数组）5.函数（定义，格式，参数，调用，返回值）6.指针，指向数据的指针，指向函数的指针，指向数组的指针，指向指针数据的指针其中指针最为重要，需要反复看。目前工作写的函数，都是用指针做参数。定义结构体，然后实例化结构体，再调用...

原创 【FPGA】FPGA如果出现坏块，会如何处理？

同事问的一个问题，虽然很想掐死他提这么杠的问题，但我还是记忆深刻。Flash如何检验坏块？FPGA如何检验坏块？FPGA出现bank没有用，是否可以从软件方面去规避？

原创 5G学习-物理资源

频域频段NR分为两个频段，FR1，FR2FR1：（0.41GHz～7.125GHz）特点：频率较低，传送损耗小，更适合于基础覆盖又分为Sub3和C－Band两部分FR2：（24.25GHz～52.5 GHz）mmWave，毫米波特点：范围较宽，频率资源丰富，更适用于提升容量频带（Band）FR1和FR2分为若干频带终端选择支持的频带，滤波器和天线等器件要进行设计根据双...

原创 数电基础-亚稳态

亚稳态亚稳态的定义；亚稳态产生的原因；亚稳态的解决方法；知识准备setup time & hold time :为了保证捕获数据的稳定，我们规定了时钟沿前后，数据需要保持稳定的最小时间为 建立保持时间同步和异步亚稳态是什么当一个信号在规定的建立保持时间内没有稳定下来，那么这个信号作为输入的寄存器，输出信号可能会进入亚稳态。亚稳态中，寄存器输出在0和1中间震荡，也就是说，...

原创 PYTHON-把一个多sheet excel拆分成单个csv文件

师父交给的任务，做一个脚本把一个多sheet excel拆分成单个csv文件，csv命名为sheet名有个注意点是 2csv中文有乱码，改为 encoding='utf-8-sig'后修复#!/usr/bin/python# -*- coding: utf-8 -*-import xlrdimport pandas as pdimport osdef excel2csv(exc...

原创 【FPGA】BUFG和BUFH的区别

BUFG-UG472 P147系列器件拥有32个global clock lines；这些lines可以给整个器件所有时序资源提供时钟和控制信号。Global clock buffers 也就是BUFG，用以驱动global clock lines，且必须连接到global clock lines上。每个clock region可以支持12个global clock lines，每个glob...

原创 【FPGA】`include 和 verilog header的区别

作用域区别include 是把文件 粘贴到当前位置，作用域也仅限当前文件header 作用域是整个工程.f添加方式的区别include “xxx.v” 写在当前文件中，.f文件无需另外添加header文件用+incdir+./…/pathname/fpga添加方式的区别include “xxx.v” 写在当前文件中，.f文件无需另外添加header文件需要设置filety...

原创 IIC总结

IIC特性IIC是双线双向的同步串行总线。连接到总线上的器件都有唯一的地址，任何器件既可以作为主机也可以作为从机，但是同一时刻只允许有一个主机I2C标准是一个具有冲突检测机制和仲裁机制的真正意义上的多主机总线，它能在多个主机同事请求控制总线时利用仲裁机制避免数据冲突并保护数据IIC协议描述IIC总线使用连接设备的SCL（串行时钟总线）和SDA（串行数据总线）来传送信息。主机在SCL...

转载 FLASH小结

FLASH小结1.Flash概念叙述 - Flash是一种非易失性存储器（Non-volatile），也叫Flash EEPROM- Nor FLASHNOR FLASH芯片，不仅具有很强的可擦写次数，还具有完备的地址和数据总线，支持随机寻址，非常适合代替早期的ROM芯片（ROM、PROM、EEPROM），比如BIOS和机顶盒固件等，早期的可移动存储也使用NOR FLASH芯片，...

原创 【1213工作日志】ZYNQ的中断应用

【1213工作日志】ZYNQ的中断应用 /* * main.c * * Created on: 2018年12月3日 * Author: xizi.cheng *//* * main.c * * Created on: 2018年10月7日 * Author: xizi.cheng *//* * main.c * * Created ...

原创 【FPGA】2017.4的ILA使用

ILA使用分两个方式，一个是加在代码里，一个加在网表里。参考文档UG908

原创 【FPGA】约束文件的意义

FPGA管脚约束的意义管脚约束，在约束文件中设置管脚的电平标准，在管脚文件中设置上拉下拉并没有什么意义。管脚约束，需要配合相应的外部电路一起。管脚约束，相当于电路检查的文件。...

原创 CRC算法重温，LSB2MSB算法重温

CRC8的算法，LSB2MSB函数编写

原创 vivado仿真器文件没有针对VCS的，这个时候将ip文件夹下的sim 和simulation文件夹给到VCS就可以

这个时候将ip文件夹下的sim 和simulation文件夹给到VCS就可以

原创 prj2中直接添加prj1中定义的FIFO ip； 仿真prj2，fifo的输出为Z

现象：prj2中直接添加prj1中定义的FIFO ip；仿真prj2，fifo的输出为Z原因：prj2添加的只是FIFO的wrapper，并没有真实的功能。解决方法：在prj重新实例化一个FIFO的ip...

原创 【Vivado】自定义IP中调用现成的Fifo IP，然后调用自定义IP会发现 Fifo ip找不到

解决办法：    Fifo 使用原语

原创 串口通信-奇偶校验

odd parityeven parity参考路径：http://www.360doc.com/content/15/0729/23/9200790_488251152.shtml

原创 【西西学FPGA】Lesson 27 千兆以太网之rx_ctrl

【西西学FPGA】Lesson 27 千兆以太网之rx_ctrl//----------Rx_Ctrl-------------------正式进入千兆以太网的学习 1 Rx_ctrl 接收端控制器：双沿接收 2 DDIO_in ip的使用 3 DDIO的原理【西西学FPGA】Lesson28 千兆以太网之CRC校验1 CRC的作用，原理，电路实现方式（之前

原创 【西西学FPGA】Lesson 24 IIC

2016年6月6日1 24AA64 EEPROM2 A0 A1 A2 注定一条I2C总线上可以挂8个设备3 32-byte（页写）或者字节写4 数据只在scl低电平改变5 高电平数据改变被认为是起始位或者停止位6 总线空闲保持高电平7 开始位：scl为高的时候，从1到0（数据改变在800khz的上升沿）8 停止位：scl为高的时候，从0到1（数据改变在800khz的

原创 【西西学FPGA】Lesson 23

2016年5月28日1 对信号线有足够的了解，先确定信号线，跳转关系2 心理有波形2016.5.291 读写ram的控制条件2 Tx_end 的产生时间尤老师真的超级棒，我纠结了三个星期的题目，他一眼就看出来我哪里不对。也就这就是经验赋予他的智慧2016.6.1在儿童节终于把纠结了三个星期的作业做完了，以后再也不这么贸贸然写代码了，因为条件没有想清楚，所以后续修改的时候

原创 【西西学FPGA】Lesson18 SPI 与 FLASH

2016年5月8日 罗鹏春  Lesson18 内容提要：1 Flash Memory2 .sof文件 和 烧写到Flash的操作的区别3 flash文件的擦除4 spi的指令时序//-----------------------------------------正文-------------------------------------------1 flash

原创 Vivado-labtools27-3123 warning

参考博客如下vivado----fpga硬件调试 (五) ----找不到ila核问题及解决

原创 Vivado-调试的时候不要SD卡-可能会导致未知错误

vivado底层硬件配置完成，export到sdk。sdk代码完成，开始debug。但是不管是run，debug，还是step by step。都看不到现象。把sd卡拔掉以后就好了。

转载 Vivado 未使用的管脚如何约束

set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]

原创 Vivado-XDC相关问题

1.大哥说，直接把clk约束到100MHZ，就可以了，不用外接的晶振时钟。软件会自动连到100MZH时钟。EXO？？？？还有这种操作，然后我现在就试了一下。2.

原创 ZYNQ-UBOOT、内核、device tree分别的功能

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