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RSS订阅原创 芯片低功耗VCLP
时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。所以前后一样的，一般综合做multibit的merge split。再分享个例子，比如，Cortex-A72进阶版本课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?
2024-04-13 14:50:35
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原创 景芯2.5GHz A72训练营dummy添加(一）
比如，金属密度不一致会导致高低不平，机械研磨（平坦化）的时候，密度过大的地方会把不想磨掉的磨掉，密度小的地方想磨掉的又磨不掉，PO和OD也会有密度要求，制程越小密度问题越明显。另外，添加dummy后，在化学蚀刻时，可以使得金属腐蚀得更均匀，保护走线不被过度腐蚀而断掉。时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。
2024-04-08 21:39:52
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原创 成为图像SoC大牛有多难？
H.265（也称为HEVC，High Efficiency Video Coding）是一种用于视频压缩的高效编码标准，相较于之前的H.264标准，它提供了更高的数据压缩率和更好的视频质量。为了成为高级架构师，以上知识内容只是基本面，首先要掌握上述技能和知识，结合实际项目经验和持续学习，十年板凳冷，才能够成为一名成功的IPC芯片架构师，并在智能监控和物联网领域做出贡献。前两张图是传统ISP能够达到的一般效果和最佳效果，第三张图是AI ISP达到的处理效果，可以看到，AI ISP已经远超传统ISP的性能。
2024-04-06 11:06:04
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原创 字传输不变的3种大小端处理方式
对于大端转小端（2'b00），最高有效字节（MSB）被移动到最低有效字节（LSB）的位置，而最低有效字节被移动到最高有效字节的位置。对于小端转大端（2'b01），数据保持不变，因为我们假设输入已经是按照预期的格式排列的。大端，最高字节存储在最低的内存地址，小端则是最低有效字节存储在最低的内存地址。在Verilog中实现大端（Big-Endian）和小端（Little-Endian）之间的转换通常涉及到对多字节数据的操作。这个例子中，我们假设要转换的数据是一个32位的数字。
2024-04-01 21:53:32
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原创 一文看懂DDR1到DDR5的演变
DDR5内存作为最新的标准，不仅在性能上有显著提升，还引入了一些新功能，如On-Die ECC，以适应未来计算的需求。】的低功耗ISP图像处理SoC，采用低功耗RISC-V处理器，内置ITCM SRAM、DTCM SRAM，集成包括MIPI、ISP、USB、QSPI、UART、I2C、GPIO、以太网MAC控制器等IP，采用SMIC40工艺设计流片。提供后端设计服务，工艺包括7nm、12nm、28nm、40nm、55nm、65nm、90nm、110nm、180nm等，提供投片渠道。业界独一无二的经验分享。
2024-03-31 16:04:22
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原创 这两个比较经典的LVS问题怎么解？
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2024-03-31 16:03:22
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原创 SoC芯片的DVFS技术详解
DVFS技术是数字后端设计中重要的低功耗技术之一。通过动态调整工作电压和频率，可以有效降低芯片的功耗，延长设备的使用寿命，并减少能源消耗。然而，DVFS技术的实施需要克服时序收敛的复杂性和工作负载预测的准确性等挑战。通过合理的策略和精确的控制，DVFS技术能够在保证性能的同时，实现功耗的优化。“2.5GHz频率 hierarchy DVFS低功耗A72培训”编辑一. 培训内容：2.5GHz hierarchy DVFS低功耗 A72实战。
2024-03-29 20:53:58
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原创 数字芯片retention cell
注意，景芯SoC休眠掉电时，将关键数据保存在SRAM，SRAM采用双电源设计，这样设计不仅节省了面积，还降低了设计复杂度。】的低功耗ISP图像处理SoC，采用低功耗RISC-V处理器，内置ITCM SRAM、DTCM SRAM，集成包括MIPI、ISP、USB、QSPI、UART、I2C、GPIO、以太网MAC控制器等IP，采用SMIC40工艺设计流片。大量使用有什么影响？提供后端设计服务，工艺包括7nm、12nm、28nm、40nm、55nm、65nm、90nm、110nm、180nm等，提供投片渠道。
2024-03-23 14:23:36
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原创 Verilog case/casez/casex的区别
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2024-03-18 12:52:49
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原创 详解POCV/SOCV的时序报告
时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。再分享个例子，比如，Cortex-A72进阶版本课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?正如下log提示所说，检查log是非常好的工程师习惯。
2024-02-26 17:29:21
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原创 DC与DCT DCG的区别
时钟树是以平衡为目的，假设对一个root和sink设置了400ps的latency值，那么对另外的sink而言，就算没有给定latency值，CTS为了得到较小的skew，也会将另外的sink做成400ps的latency。再分享个例子，比如，Cortex-A72进阶版本课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?正如下log提示所说，检查log是非常好的工程师习惯。
2024-02-22 13:46:22
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原创 芯片跨时钟域设计(二）
在芯片设计中端流程时，景芯SoC会插入UPF约束中的isolation等cell，但是无法插入power switch等cell,因此，作为power switch cell的控制信号pwrdown_mux在没有负载的情况下，会被裁员掉（优化掉），因此需要设置上面MUX器件为dont_touch或者使pwrdown_mux成为module的port并禁止auto_ungroup（并设置no_boundary_optimization），这样这个信号才能保留给后端，供后端实现power switch控制。
2024-01-31 18:46:19
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原创 12nm工艺，2.5GHz频率，低功耗Cortex-A72处理器培训
答：这个需要了解CPU的内部设计架构，tbnk掉电 VDDS_maia_noncpu也必然掉电，pst如下，所以-applies_to_outputs对应的-location是可以的，那么注意下debug domain呢？再分享个例子，比如，Cortex-A72进阶版本课程的低功耗例子：请问，如果iso cell输出都要放parent，输入放self，那么下面-applies_to_outputs对应的-location为何是self?进阶课程是hierarchy低功耗设计，价格较贵，暂时不推。
2024-01-31 18:43:53
1366
原创 低功耗设计之Retention cell
正常情况下，Retention flip-flop和普通的flip-flop功能一样，但是会在SAVE信号有效时候将flip-flop输出锁存在Save-latch中，当电源关掉时，由于Save-latch是由backup电源供电，Save-latch能锁存SAVE保存的信号；答：RETN是由BUF驱动，且BUF由VDDG VSSG供电，VDD VSS掉电后，RETN需要保持有效，具体由PMU模块设计，景芯SoC提供了PMU设计。请问，RETN的供电谁来决定？formal验证等技术。DFT设计(芯片级)
2024-01-24 16:22:46
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原创 芯片设计—低功耗isolation cell
假如电源的工作电源为1.2V，当B模块关断电压后，B模块输出到A模块的信号(X态)可能为0~1.2V中任意电压，如果X处在中间电平0.6V，若这个信号送给电压常开域中的一个反相器，就会导致这个反相器的PMOS和NMOS都导通，就会存在一个短路电流从电源流经PMOS、NMOS再到地，造成功耗浪费。因此，当A模块电压常开，B模块电压可关断，在B模块关断电压后，B模块输出到A模块的信号需要用isolation cell进行电压钳位(clamp 0或者clamp 1信号)，这样就避免了X态的传播。
2023-11-24 11:09:11
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原创 景芯SoC 芯片全流程培训
【全网唯一】景芯SoC是一款用于芯片全流程培训的低功耗ISP图像处理SoC，采用低功耗RISC-V处理器，内置ITCM SRAM、DTCM SRAM，集成包括MIPI、ISP、CNN、QSPI、UART、I2C、GPIO、百兆以太网等IP，采用SMIC40工艺设计流片。一键式完成C代码编译、仿真、综合、DFT插入、形式验证、布局布线、寄生参数抽取、PT分析、DRC/LVS、后仿真、形式验证、功耗分析等全流程。仿真结果：仿真识别上图7、2、1、0、4、1、4、9。stat_awb - 自动白平衡统计。
2023-09-01 14:00:26
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原创 【无标题】RC抽取工艺文件(三）Layer map错误
qrclayermap的作用是把Innovus里的层和qrcTechFile里的层对应起来。Innovus的层信息来自LEF或OA tech library，其使用字符串MET1, VIA1等代表层。qrcTechFile里也使用字符串代表层，但和Innovus的字符串不同，需要用这个qrclayermap把两者对应起来。在后端实践中发现log中有如下告警，layermap的层次名字不对！开始定位。可见，检查EDA工具的log是非常重要的。如何找对正确的Layermap关系.
2022-05-09 15:45:49
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1
原创 RISC-V SoC设计—SRAM定制
超低功耗、小面积RISC-V CPU需要ILM SRAM、DLM SRAM。本SoC设计指标：ILM SRAM：64KB，LD/ST指令可访问，即可作为data sram。DLM SRAM：256KB+64KB共计384KB SRAMMemory Compiler定制采用Artisan公司提供的Memory Compiler定制如下number of words：RAM深度number of bits：RAM宽度Library Compiler
2022-05-09 11:32:39
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原创 ECC纠错算法(二)
ECC纠错算法汉明码实现原理汉明码（Hamming Code）是广泛用于内存纠错的编码。汉明码不仅可检错，还可纠错。（只能发现和纠正一位错误，对于两位或者两位以上的错误无法纠正）。我们约定一串编码里1的个数是偶数个，那么这串编码里携带的信息就是对的，否则就是错的。我们可以在开头对这串编码加一位校验码实现奇偶校验。比如：我们想传输10010这串码，那么在传输的时候，就传010010，其中在开头的0就是校验位。我们想传输10000这串码，那么在传输的时候，就传110000，其中在开头
2021-11-16 11:08:09
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转载 汉明码（Hamming Code）原理及实现
汉明码实现原理汉明码（Hamming Code）是广泛用于内存和磁盘纠错的编码。汉明码不仅可以用来检测转移数据时发生的错误，还可以用来修正错误。（要注意的是，汉明码只能发现和修正一位错误，对于两位或者两位以上的错误无法正确和发现）。设将要进行检测的二进制代码为n位，为使其具有纠错能力，需要再加上k位的检测位，组成n+k位的代码。那么，新增加的检测位数k应满足：2 k − 1 ≥ n + k 2^k-1\geq n+k2k−1≥n+k这就是Hamming不等式，汉明吗规定，我们所得到的m位
2021-11-15 17:54:17
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原创 详解NLDM/CCS library model
首发于微信公众号：全栈芯片工程师随着工艺节点下降到65nm以后，传统的NLDM model不再精确，Synopsys提出了基于电流源模型的Composite Current Source(CCS)，集timing/power/noise于一体，精确度更高，与SPICE的误差可以达到±2%。什么是Timing Model数字芯片设计，除了矿机的全定制设计外，绝大部分都是基于STD Cell的半定制设计，那么STD Cell的模型就极为重要，尤其半定制，需要把一个std cell看成block bo
2021-11-09 15:25:15
7383
原创 芯片设计之CDC异步电路(三)
芯片设计之CDC异步电路(二)芯片设计之CDC异步电路(一)上面两篇简单总结了异步电路设计，下面接着介绍Gray码转换。格雷码的特点就是任意两个相邻码只有一比特不同。我们接下来介绍二进制码、格雷码的转换原理、不同代码实现风格比较。(一)二进制码 -> 格雷码二进制码的最高位作为格雷码的最高位；二进制码的高位、次高位相异或得到次高位格雷码；格雷码其余位依此类推；直接上图，简单明了：编码风格1：//code style 1: ...
2021-04-08 17:52:56
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原创 芯片设计之CDC异步电路(五)
芯片设计之CDC异步电路(四)芯片设计之CDC异步电路(三)芯片设计之CDC异步电路(二)芯片设计之CDC异步电路(一)1CDC常见错误1.1Reconvergence1.1.1single_source_reconvergence结构：同一个信号源头，两个同步处理器。这里提一下，有两个CDC分析工具的参数配置：1.1.2案列1：divergence_depths为0// divergence ...
2021-04-08 17:51:00
4053
转载 timing lib时序弧
时序弧 静态时序分析是基于时序弧数据的时序分析。时序弧是用来描述两个节点延时信息的数据，时序弧的信息一般分为连线延时和单元延时。连线延时是单元输出端口和扇出网络负载之间的延时信息；单元延时是单元输入端口到输出端口之间的延时信息。因此一条完整路径的时序信息计算由连线延时和单元延时组成。连线延时没有功能属性，所以延时信息在分类上没有区别。单元延时中的时序弧分为基本时序弧和约束时序弧两类，其中约束时序弧用来表示输入端口之间存在的时序约束的信息。基本时序弧...
2021-02-04 18:12:44
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原创 芯片设计之CDC异步电路(三)
芯片设计之CDC异步电路(二)芯片设计之CDC异步电路(一)上面两篇简单总结了异步电路设计，下面接着介绍Gray码转换。格雷码的特点就是任意两个相邻码只有一比特不同。我们接下来介绍二进制码、格雷码的转换原理、不同代码实现风格比较。(一)二进制码 -> 格雷码二进制码的最高位作为格雷码的最高位；二进制码的高位、次高位相异或得到次高位格雷码；格雷码其余位依此类推；直接上图，简单明了：编码风格1：//code style 1: ...
2021-01-28 10:06:26
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转载 高质量VerilogHDL描述方法（上）
高质量VerilogHDL描述方法（上）Verilog可综合语言概述Verilog HDL 的基本功能之一是描述可综合的硬件电路。如何合理使用 Verilog HDL 描述高性能的可综合电路是非常重要的。这里要注意HDL意思为硬件描述语言，对其应有正确的认识，在对已知的硬件电路进行编写前，应当对所要实现的电路“胸有成竹”。相比C语言，最显著的区别在与HDL语言具备以下硬件设计的基本概念：互连(connectivity ):- wire型变量描述各个模块之间的端口与网线连接关系并发(concurr
2021-01-28 09:28:54
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转载 timing model的插值计算
standard cell timing model 主要包括两方面的信息：Cell Delay calculation Output Transition calculation首先，cell delay 和 cell output transition这两者都是根据 input trans 和output load 计算出来的；具体应该是 input pin transition 和 output net total cap 来计算：这里的 input transition 就...
2021-01-22 17:01:17
3058
原创 芯片设计之CDC异步电路(二)
上文芯片设计之CDC异步电路(一)对比讲述了异步电路在前仿真中的行为与实际芯片的行为区别，本文继续讲几种常用的异步电路处理。（一）单bit信号同步器最经典的2DFF 1-bit同步器如下，下图结构通常用于单bit控制信号的异步处理：绝大数情况下，当第一个寄存器R1进入亚稳态后，在第二级寄存器R2采样R1的输出前，R1的输出已经能稳定在0或1。注意： cdc_s信号必须做到glitch free，也就是我们通常说的寄存输出； int_s信号链路禁止组合逻辑，其本质也是杜绝g
2020-12-30 13:16:25
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原创 innovus dbGet命令的使用
dbGet是基于一种树状的结构图，如下图所示。head是最原始的parent，然后我们需要寻找的object就藏在这每一个一级一级的分支下。selected和top其实也属于head的一个分支，只不过它们比较常用，所以就单独列出作为一个原始分支。现在各种object一共加起来有64个，我们需要做的就是找准路线，一击必中，把“指针”找出来。欢迎关注我的公众号：dbGet的用法就像Tcl一样，是很灵活多变的，体现在它这个命令本身具有很多optiondbGet[-pnum][-u]...
2020-11-24 18:12:47
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原创 grep --文本搜索利器
Linux系统中grep命令是一种强大的文本搜索工具，它能使用正则表达式搜索文本，并把匹配的行打印出来。grep全称是Global Regular Expression Print，表示全局正则表达式版本，它的使用权限是所有用户。欢迎关注我的微信公众号：grep选项：-c：只输出匹配行的计数。-i：忽略大小写（只适用于单字符）。-n：显示匹配行及行号。-v：取反（显示不匹配的行）。-w：精确匹配某个字符。-o：只显示被匹配到的字符串。-A显示匹配的行以及之后的N行。.
2020-11-24 15:36:40
417
转载 （数字IC）低功耗设计入门（八）——物理级低功耗设计&to be continued？
前面学习了从系统级到门级的低功耗设计，现在简单地了解了一下物理级设计。由于物理级的低功耗设计与后端有关了，这里就不详细学习了。这里主要是学习了一些基本原则，在物理级，进行低功耗设计的基本原则是: ·对于设计中翻转活动很频繁的节点，采用低电容的金属层进行布线; ·使高翻转率的节点尽可能地短; ·对于高负载的节点与总线，采用低电容的金属层; ·对于特别宽的器件，采用特殊的版图技术，以得到更小的漏极结电容。 ·在有些布局布线工具中，可以...
2020-11-03 18:10:39
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转载 （数字IC）低功耗设计入门（七）——门级电路低功耗设计优化（续）
前面讲解了门级功耗的优化方法，包括静动态和总体的功耗。现在来记录一下门级层次（有点书也说是在系统级）常用的一种低功耗方法——电源门控。①电源门控概述与原理 电源门控是指芯片中某个区域的供电电源被关掉，即该区域内的逻辑电路的供电电源断开。电源门控(Power Gating)的设计如下图所示： 如果某一模块在一段时间内不工作，可以关掉它的供电电源（关掉供电电源可以使用MTCMOS开关，通常在使用后端工具进行布局布线时加入MTCMOS，这属于后端知识，这里不进行介绍..
2020-11-03 18:09:21
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转载 （数字IC）低功耗设计入门（六）——门级电路低功耗设计优化
三、门级电路低功耗设计优化 （1）门级电路的功耗优化综述 门级电路的功耗优化(Gate Level Power Optimization，简称GLPO)是从已经映射的门级网表开始，对设计进行功耗的优化以满足功耗的约束，同时设计保持其性能，即满足设计规则和时序的要求。功耗优化前的设计是已经映射到工艺库的电路，如下图所示： 门级电路的功耗优化包括了设计总功耗，动态功耗以及漏电功耗的优化。对设计做优化时，优化的优先次序如下： 由此我们可以找到， 优化时，所产生的电路..
2020-11-03 18:08:29
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转载 （数字IC）低功耗设计入门（五）——RTL级低功耗设计（续）
二、RTL级低功耗设计（续） 前面一篇博文我记录了操作数隔离等低功耗设计，这里就主要介绍一下使用门控时钟进行低功耗设计。 （4）门控时钟 门控时钟在我的第一篇博客中有简单的描述，这里就进行比较详细的描述吧。我们主要学习门控时钟电路是什么、什么使用门控时钟、综合库里的门控时钟、如何使用门控时钟、对门控时钟的一些处理、手动插入门控时钟。我们重点介绍如何使用门控时钟和门控时钟的处理。①门控时钟概述 门控时钟有两种方案:一种直接针对寄存器的时钟进行门控，一种对模块级别的时钟进行门控。相
2020-11-03 18:07:40
549
转载 （数字IC）低功耗设计入门（四）——RTL级低功耗设计
二、RTL级低功耗设计 前面介绍了系统级的低功耗设计，换句话说就是在系统级降低功耗可以考虑的方面。系统级的低功耗设计，主要是由系统级设计、具有丰富经验的人员实现，虽然还轮不到我们设计，我们了解一下还是比较好的。我们前端设计人员的重点不在系统级设计上面，而是在RTL级（及综合）上面。下面我们就来介绍RTL编码与逻辑综合的低功耗设计，重点是门控时钟和操作数隔离技术。今天主要是讲解操作数和一些常见的方法；门控时钟由于内容比较多，所以写在后面。 （1）并行与流水的选择 对于某一个功能模块，我们
2020-11-03 18:06:33
1248
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转载 （数字IC）低功耗设计入门（三）——系统与架构级低功耗设计
前面讲解了使用EDA工具（主要是power compiler）进行功耗分析的流程，这里我们将介绍在数字IC中进行低功耗设计的方法，同时也结合EDA工具（主要是Design Compiler）如何实现。我们的讲解的低功耗设计主要是自顶向下的设计，也就是说，我们首先介绍在系统架构层面上如何进行低功耗设计（或者可以从哪些方面进行低功耗设计）；然后我们在RTL层面和门级层面上介绍低功耗设计的方法，这两个种方法主要是依靠RTL代码和Design Compiler实现的，这是我们前端设计人员进行低功耗设计与优化所需要知
2020-11-03 18:04:40
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转载 （数字IC）低功耗设计入门（二）——功耗的分析
前面学习了进行低功耗的目的个功耗的构成，今天就来分享一下功耗的分析。由于是面向数字IC前端设计的学习，所以这里的功耗分析是基于DC中的power compiler工具；更精确的功耗分析可以采用PT，关于PT的功耗分析可以查阅其他资料，这里不涉及使用PT的进行功耗分析。 (1)功耗分析与流程概述 上一个小节中讲解了功耗的构成，并且结合工艺库进行简要地介绍了功耗的计算。但是实际上，我们根本不可能人工地计算实际的大规模集成电路的功耗，我们往往借助EDA工具帮我们分析电路的功耗。这里我们就介绍一下EDA
2020-11-03 18:03:42
2960
转载 （数字IC）低功耗设计入门（一）——低功耗设计目的与功耗的类型
低功耗设计这个专题整理了好久，有一个月了,有图有证据： 然而最近一直有些烦心事、郁闷事，拖延了一下，虽然现在还是有点烦，但是还是先发表了吧。下面我们就来聊聊低功耗设计吧，由于文章比较长，因此我就不一次性发完，我整理之后再发上去。当然，这里的低功耗设计基本上是入门阶段，也就是大部分从理论角度进行阐述，你也可以说是从书本上说的，但是呢，我可以先给大家剧透一下：不仅仅是从理论上说，我还结合EDA工具进行说明如何进行低功耗设计。废话不多说，下面就来看...
2020-11-03 18:02:20
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