- 博客(18)
- 资源 (1)
- 收藏
- 关注
RSS订阅转载 linux 安装 vmtool时 里面没有检测到rar文件
https://blog.csdn.net/zjj417/article/details/72530885
2018-12-30 16:05:05
345
原创 记录verilog基础知识
`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company:// Engineer://// Create Date: 2018/12/20 22:56:56// Design Name:// Module Name: ...
2018-12-23 16:37:48
963
原创 基于FPGA的视频处理
vivado版本 2016.3计划写一个基于FPGA的视频处理系列,分为一下几个部分 1.总体架构介绍 2.视频输入 3.视频处理(视频编码) 4.视频传输(UDP) 5.视频处理(视频解码) 6.视频输出 7.总结与思考Markdown和扩展Markdown简洁的语法代码块高亮图片链接和图片上传LaTex数学公式UML序列图和流程图离线写博客导入导出Mark...
2018-07-14 22:01:19
4954
4
原创 最近的工作
1.vivado编译时间好长啊。。当然我电脑配置也一般,现在工程编译要40分钟左右。而且有些错误在编译过程中没报错,编译完后才发现。比如刚才的中断控制,有一个中断没有输入(把之前的一个产生中断的模块删除了)，编译后生成SDK的时候出错了,只能重新来过,又是几十分钟。。 2.最近用到CDMA,调了好久,CDMA有两个AXI端口,一个S_AXI，一个M_AXI，好像是不能绕回连在一个Interconn
2017-06-24 23:45:17
406
1
原创 axi stream FIFO缓存的问题
最近还是在做一个视频编解码的项目,30HZ的视频在编码输出后只有15HZ了，丢了一半的数据,今天在video to stream后加了一级axi stream fifo做缓存,输出就正常了。 自己经验还是太少,或者说缺少一种直觉,还是要多多思考啊。FIFO就是把数据作为缓存,比如源头输入1帧画面要1个时间单位而后一级的模块处理一帧要1.2个时间单位,如果要数据能够流起来且不丢帧的话,中间肯定要有一
2017-06-10 21:02:20
3390
4
原创 仿真video in to axi_stream和axi_stream to video out
最近做h264的压缩和解压要用到这两个IP,于是联合起来仿真一下,碰到一些配置问题,仿真时间有点慢,搞得很郁闷,以后加上h264和ddr3核后,不知道得要多久了。。。 首先是video in to axi_stream,搭配vtc的检测器,后输出流数据,检测器就使用vs，hs，和de,不用hblank和vblank,于是仿真的时候我就直接没连信号,modelsim中是x类型,搞了好久,才
2017-05-10 22:57:22
4213
3
原创 vivado中调用Simulator时闪退的问题
在调用vivado自带的Simulator仿真,竟然闪退,也没什么log文件说明问题,搞了好久,都想重装系统了,,最后发现是自己的fifo IP有问题,例化IP时有一堆文件,得全部留着 这个是完整的fifo IP文件 这个是我自己的IP文件夹中的文件，重新再弄个完整的IP文件就可以仿真了。。。
2017-05-04 22:39:28
4722
1
原创 adv7511与adv7611的联合调试
软件:xilinx vivado 2016.3还是最近在一直调试的adv7511和adv7611,碰到蛮多乱七八糟的问题,但最后还是驱动起来了。数据流就是主机数据经过adv7611后通过FPGA转接到adv7511再驱动另一块显示器。在FPGA中暂时就只是转接一下,之后的计划是在FPGA中做一些数据处理后再通过7511发送出去。记录一下过程中碰到的坑。。。iic的三态，要写在最顶层。不像alte
2017-04-22 11:10:22
9135
14
原创 vivado 中的一个三态问题(封装IIC的axi总线IP)
前几天一直在调自己写的AXI总线IIC IP核,本想着很简单的东西,硬是搞了好几天。主要是不太熟悉vivado的开发,具体就是三态的问题！！三态要放在最顶层的.v文件中,我的就是封装在IP里面,然后调试好久,打开综合后的文件才发现一直就是个OBUF,根本不是三态。建立了个新工程后调用了原装的AXI IIC后发现就是在最顶层中把信号接入IOBUF中,虽然不知道这样是什么原理,但想他这样写肯定有他的道理
2017-04-18 20:17:42
7527
1
原创 verilog 实现 IIC
verilog 实现IIC协议 算是一个简单的IP核,本来是挂在AXI总线上,可以通过microblaze对其进行配置。最近在弄ADV7511,用到IIC来配置它.直接上代码： `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////////
2017-04-08 11:27:59
19696
1
原创 Vivado下使用Microblaze控制LED
Vivado 版本 2016.3 之前觉得控制个LED很简单,但实现起来不是很顺利,简单Mark一记。 例化microblaze,led IP 核，自动连接，自动生成的时钟是差分对,可以直接双击clock IP把差分改为单端,之前碰到这个问题然后上网搜素后,发现好多答案都是在文件中修改代码。。 完成后,增加约束,
2017-03-30 22:10:59
6445
1
原创 基于FPGA的CAN总线控制器(支持CANFD)
基于FPGA的CAN总线控制器(支持CANFD) CANFD协议与之前的CAN协议相比：可变速率,CAN协议最高1Mbps,CANFD最高20Mbps以上(目前没关注了)数据段最高可以有64个字节CRC段的校验根据数据段的字节数选择CRC17或CRC21最主要的差别就是以上3点，其余某些位的变化得看具体的CAN总线协议了。 前段时间在公司做了一个CAN控制器IP，支持CA
2016-05-15 11:00:43
11051
7
原创 最近的工作
昨天从老大接到一个编程器的任务，这个好像是传了好几个人的烂摊子额。任务主要做的是控制Flash，作为ARM和Flash之间的桥梁。慢慢调吧~自己缺少的正是调试经验。。手头现在还有个电池测试仪的项目因为板子没出来，还没开始调，感觉调这个东西也会是一道劫难啊。杂谈啊，一直有点想考研，考信号与系统的专业课，但一直拖拖拉拉没动作，如果要考的话，就要复习英语、微积分、线性代数等等啦打算边工作
2016-05-14 18:18:27
426
转载 经典C/C++算法
二分查找的代码.int bfind(int* a,int len,int val){ int m = len/2; int l = 0; int r = len; while(l!=m && r!= m) { if(a[m] > val) { r = m;
2014-09-20 22:51:52
462
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人