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2019-04-07 13:37:49

FPGA开发--Modelsim仿真IP核输出高阻

环境:quartus13.1+modelsim10.0.a使用modelsim仿真时,已经增加了ALTERA的仿真库,发现IP输出还是高阻。发现是在生成IP的时候,把_bb.v文件一起生成了。去掉此文件,编译后仿真通过。...

2019-01-21 15:40:21

OpenCVSharp学习---“OpenCvSharp.NativeMethods”的类型初始值设定项引发异常

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2018-12-25 11:30:10

verilog 编写代码的顺序问题

在quartus中编写verilog代码,还是要求有顺序的。

2017-04-21 09:50:46

在51系列单片机上移植uCOS-II

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2010-05-26 21:49:00
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