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RSS订阅基于FPGA的计数器方式频率计
采用verilog语言及图形连接方式实现的基于FPGA的计数方式频率计。以计数器为基本结构的频率计，内部包含十进制计数模块（CD4518功能）、BCD转数码管译码模块（CD4511功能）、时钟信号处理模块、数值显示模块，其中数值显示包含数码管静态显示及动态扫描方式。使用Aldec Active-HDL 12 64-bit开发实现，内部包含各子功能模块的源代码及测试代码，有简要的说明文件。
2022-06-24
自动售贩机状态机verilog设计及仿真
参照网络上“特权同学 Verilog边码边学 129 自动售贩机状态机设计”，进行了修改完善，增加找零的操作过程，优化状态算法过程，并进行仿真验证了改善后的设计结果。通过此项目可以更进一步了解verilog状态机的设计方法、verilog语言中阻塞赋值(=)与非阻塞赋值(<=)以及测试代码中task的使用等相关知识的实际应用。
2022-04-02
Verilog语言控制ADS7844.rar
ADS7844共有三种工作模式，用verilog语言分别实现三种工作模式的主程序及仿真代码。在Quertus上编译成功，下载到FPGA中通过signalTap查看AD转换结果与实际电压值相符。
2021-11-23
空空如也
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