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原创 时序电路——DFF再理解
之前对DFF的理解有些模糊，直到有次在实践中遇到了一些问题，含糊其词的也不能解决问题，于是乎就把DFF理解透彻透彻，毕竟这可是时序电路的基本概念。
2021-05-15 07:30:13
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原创 MicroPython_ESP8266_IoT——第四回 初入联网（接入了贝壳物联）
本来计划先把所有的硬件介绍完，再介绍如何介入贝壳物联的。但是那样就比较枯燥，还是先尝试接入贝壳物联，来增加ESP8266模块的可玩性。
2020-12-20 15:28:21
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原创 Xilinx FIFO Generator 需注意非对称位宽
在FIFO的使用中，经常会涉及到非对称位宽的情况，比如输入位宽为`32 bit`，输出位宽为`64 bit`；
2020-11-11 22:25:02
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原创 Xilinx LVDS Output——原语调用
根据上一篇[Xilinx LVDS Output——OSERDESE2](https://blog.csdn.net/sinat_31206523/article/details/107325880)说的内容，先例化出`OSEREDSE2`模块；
2020-07-14 20:01:24
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原创 Xilinx LVDS Output——OSERDESE2
先这么理解`LVDS`输出，目的是将串行数据，变成时钟频率比较高的串行输出；可以拆分为两部分：1. 将串行数据的`clock`进行倍频；2. 将数据排列成倍频之后要输出的顺序；3. 接输出端口，`xdc`约束成`LVDS`输出的电平规格；...
2020-07-13 21:50:22
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原创 特斯拉Model Y 标准续航实测
2021年9月29号提车，经过两个月的上下班通勤，对Model Y标准续航版本进行实际续航记录。符合个人日常使用习惯，仅供参考。
2021-11-30 00:06:36
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原创 Modelsim中的TCL使用
这篇文章是很久之前学习Modelsim时候找到的一个[文档]，在win平台上使用tcl脚本仿真流程很精简，适合初学入手，在此记录。
2021-08-09 23:42:27
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原创 Modelsim原理图窗口——Schematic window
原理图窗口提供了设计的实现视图，不通过RTL就可以看到设计的结构，连接性，层级关系等。
2021-07-27 21:54:03
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原创 Matlab图像转文本
在图像处理的RTL code仿真中，可能会经常用到图像，写入到`Memory`作为数据源，今天就稍微整理一下，使用Matlab将图像转换为文本，可以是二进制或者16进制的方式。
2021-07-13 22:01:14
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原创 CRC冗余校验码简介
在数据通信中，接收端通常需要检测传输过程中是否发生差错，常用的方法包括：奇偶校验（Parity Check）、校验和（Check Sum）和CRC（Cyclic Redundancy Check）等。
2021-06-30 21:48:39
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原创 Modelsim设置默认窗口排版
本人使用Modelsim的大多数情况，是从Vivado或Quartus II软件中联合调用的。如果使用默认的窗口排版，整个窗口显示会比较凌乱，轻微强迫症的我每次打开，可能首要的就是把常用的`Project`, `Transcript`, `Wave` 窗口先进行布局，看着舒服了，再进行仿真。
2021-06-14 10:34:44
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原创 触发器的动态特性
触发器的动态特性反映其对输入逻辑信号和时钟之间的时间要求，以及输出对时钟信号响应的延迟时间。下面以前述上升沿触发的D触发器为例进行说明。
2021-05-16 16:18:20
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原创 Xilinx BUFGMUX使用注意事项
最近使用Xilinx FPGA的时候，需要用到一个外部时钟和一个`PLL`产生的时钟，可以通过外部`SWICH`进行时钟的切换,觉得这种方式可以通过原语例化完成。
2021-05-09 17:59:21
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原创 Adobe Arcobat Reader设置记忆单页滚动
从首选项里面设置之后，每次使用就不需要再从上方工具栏调整了，也不用担心工具栏默认打开了。
2021-04-25 23:45:56
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原创 Verilog 语法小结
Verilog 语法小结下面的内容是常用的Verilog语法小结。数据类型语法小结wire型数据通常用assign关键字进行赋值。wire只能被assign连续赋值，reg只能在initial和always中赋值。input端口只能定义成wire型。如果端口没有声明，则默认是wire线网型，且输入端口只能是wire线网型。reg是寄存器数据类型的关键字。寄存器是数据存储单元的抽象，通过赋值语句可以改变寄存器存储的值，相当于改变触发器存储的值。reg型常用来表示always模块内的指定信号，代表触发
2021-04-13 21:20:21
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原创 Verilog-1995，2001，2005差异
下图是`Verilog`各个阶段的关键字列表。通过这个列表，应当体会到为什么添加这些额外的关键字，以及背后隐藏的出发点。
2021-04-08 21:41:22
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原创 学会用Git——使用gitignore管理文件同步与否
在官方的`Git`手册中找到了`gitignore`的相关介绍，[这里是连接](https://git-scm.com/docs/gitignore)。文中内容介绍的非常详细，这里摘录一部分作为参考。
2021-04-01 23:07:25
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原创 史上最全Modelsim键盘快捷键和鼠标操作——官网文档翻译
使用Modelsim查看波形，大多数的操作是键盘和鼠标配合，通过熟悉快捷键操作可以帮助提操作效率。
2021-03-20 11:34:01
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原创 Verilog状态机转换条件要在一个时钟域
Verilog状态机设计时候，状态转换条件务必在一个时钟域，可以通过**两级D触发器**的形式进行跨时钟与的转换。
2021-03-18 21:47:11
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原创 pyinstaller 报错NotADirectoryError：[WinError 267]目录无效
最近使用`pyinstaller`打包脚本为windows应用程序，打包期间未报错；双击执行可执行文件的时候出现如下报错：
2021-03-17 20:48:58
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原创 vivado联合modelsim仿真——脚本操作编译，仿真及保存波形
本文内容均来自个人使用经验，希望可以帮助大家通过脚本节省相关操作的时间，记录在此做分享交流。
2021-01-31 15:43:43
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原创 vivado联合modelsim报错：vsim-19 Failed to access library ‘unisims_ver‘ at ‘unisims_ver‘
又遇到新的联合仿真报错啦！
2021-01-31 12:06:59
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原创 MicroPython_ESP8266_IoT——（工具篇）Pycharm + Micropython
前几天在Github上闲逛，发现有大神release了一款Micropython的插件，可以在Pycharm上使用该插件，进行ESP8266的开发，功能涵盖`REPL`和`Files Download`。经过一番使用，觉得非常赞，那就分享给大家，希望可以提高大家的开发效率。
2021-01-16 14:40:56
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原创 摘录《事实》汉斯·罗斯林
是不是很想知道书中反复提到的测试题，一共13道题，如果感兴趣，不妨来测试一下：www.gapminder.org/test/2017。
2021-01-12 22:44:07
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原创 MicroPython_ESP8266_IoT——第五回 网页配置（局域网连接WiFi）
此模块提供网络连接的驱动，以及路由配置。配置网络后，可以通过`usocket`模块获取网络服务。使用起来非常方便，官网教程中也给了例子。
2021-01-10 15:43:36
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原创 Xilinx FIFO Generator 需要注意BRAMs的资源消耗
使用FIFO的时候需要注意**数据位宽，与数据深度，对占用的BRAM资源大小的影响**，要避免设计超出FPGA的BRAM资源。
2020-12-29 22:42:51
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原创 MicroPython_ESP8266_IoT——第三回 纸上得来（学习手册知识点）
已经会使用UART prompt进行MicroPython在ESP8266模块上的使用了，即将解锁众多玩法。本系列是想通过ESP8266做IoT设备，就先来挖掘“物”的使用，学习ESP8266模块配合MicroPython常用的外设驱动。
2020-12-20 14:42:36
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ug472_7Series_Clocking_Resources.pdf
2021-05-09
Verilog GSR GTS Simulation Methodology.pdf
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DesignCompilerUserGuideVersionH-2013.03
2017-09-27
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