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原创 带有同步清0、同步置1的D触发器模块描述及其Testbench测试
1、Verilog描述具有有异步清0、异步置1的D触发器//同步复位、置位D触发器模块描述module D_synctrigger(clk,rst,set,D,Q); input clk,rst,set,D; output Q; reg Q;//寄存器定义 always @(posedge clk) begin if(rst) //同步清0,高有效 begin
2016-03-04 22:22:56 19227
原创 带有异步清0、异步置1的D触发器模块描述及其Testbench测试
1、Verilog描述具有有异步清0、异步置1的D触发器 //带有异步清0、异步置1的D触发器模块描述module D_trigger(clk,set,rst,D,Q); input clk; input set; input rst; input D; output Q; reg Q; //寄存器定义 always @ (posedge clk or neged
2016-03-04 16:17:27 18984 2
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