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原创 pcie dma 参考例程xapp1171 完整仿真工程

目前仿真工程仅完成了环境搭建，ddr初始化正常，pcielinkup正常，rp端dma相关的逻辑需要自行设计。vivado2018.3+modelsim10.6d,仿真步骤，详见压缩包readme.txt文件。

2022-07-20 11:15:13 502 1

原创 Vivado 2018.3 MIG 7 series IP核导致的闪退问题

Vivado 2018.3 MIG 7 series IP核导致的闪退问题

2022-07-19 15:25:01 2385

原创 AXI4 接口学习笔记

Axi读传输读传输包含命令通道和读数据通道，读时序如下图所示，Axi写传输写传输包含命令通道+写数据通道+写反馈通道写时序如下图所示，需要特别注意的是，AXI-master可以主动拉低wvalid信号来暂停数据传输。...

2020-10-10 14:06:13 1834 2

原创 verilog仿真系统任务$fopen/$fdisplay/$readmemh 应用

读任务在verilog语言中有两个系统任务$readmemb,$readmemh可以用来从文件中读取数据到存储器中。这两个任务可以在仿真的任何时刻被执行使用，其使用方法如下：$readmemb1，$readmemb("<数据文件名（路径地址和文件名）>",<存储器名>);2, $readmemb("<数据文件名>",<存储器名>,<起始地址(存储器的地址)>);3, $readmemb("<数据文件名>",<存

2020-05-27 18:15:34 2276

原创 aurora接口channel_up，gt_common问题记录

1.环境软件：vivado 2016.4硬件：kc705开发板2.问题记录2.1 vivado route时，报告gt_common错误2.1.1 错误提示2.1.2 工程框图起初想法是，aurora_0用GTXQ0,aurora_1用GTXQ1,作为ip的参考时钟，且aurora0/1 单独例化各自的gt_common模块。2.1.3 解决办法将两路a...

2020-04-10 18:02:29 4555

原创 AXI-Stream-Interconnect 学习及仿真

学习环境win10 64bitvivado 2016.4modelsim 10.6dKC705开发板学习目的1）理解 AXI-Stream-interconnect用法。2）理解 AXI-Stream-interconnectipcore各个参数的作用。IP简介内部框图子模块说明延迟特性最高频率pg085文件中的各AXI...

2020-01-13 11:54:35 7006 1

原创 xilinx AXI4-Stream 接口学习笔记

标准AXI-stream总线AXI4-Stream去掉了地址项，允许无限制的数据突发传输规模。一、接口信号描述信号源描述 ACLK 时钟源全局时钟信号。所有信号在ACLK信号上升沿采样。 ARESETn 复位源 ...

2020-01-08 13:20:44 12033 3

原创 xapp1171学习笔记

学习环境win10 64bitvivado 2017.4modelsim 10.6dKC705开发板学习目的1）理解 AXI Memory Mapped to PCI Express IP用法2）理解AXI Central Direct Memory Access (CDMA）用法3）理解AXI4 Interconnect用法工程恢复1.修改tcl...

2019-12-25 15:33:33 2398 4

原创 xilinx AXI-CDMA 学习笔记

此文是笔者记录的 AXI Central Direct Memory Access (CDMA）相关学习笔记及参考例程仿真说明。仿真环境win10 64bitvivado 2017.4modelsim功能介绍IP架构模块分解介绍Register Module包含AXI-CDMA的控制及状态寄存器，接口 AXI-lite ，寄存器列表如下：Sca...

2019-12-23 17:23:32 7558 3

转载 FPGA复位的正确使用

在没看这篇文章前，回想一下平时我们常用的复位方式：① 首先，上电后肯定是要复位一下，不然仿真时会出现没有初值的情况；② 最好有个复位的按键，在调试时按一下复位键就可以全局复位了；③ 也许是同步复位，也许是异步复位，不同的工程师可能有不同的方案。但如果认真看了Xilinx的White Paper，就会对复位有了新的认识。我们把White Paper的内容总结为下面4个问题：①...

2019-12-18 15:25:38 2744

原创 xilinx 3种pcie ip 区别分析

环境win10 64bitvivado 2017.4xilinx pcie ip corexilinx提供了3种PCIe相关的ipcore，分别为1）7series intergrated block for pci express ->对应的用户接口为 AXI4-stream2) axi memory mapped to pci express -...

2019-12-05 15:23:54 8106 1

原创 AXI memory mapped to PCI Express 理解及仿真

验证环境win10 64bitmodelsim 10.6d 64bitvivado 2017.4KC705开发板AXI memory mapped to PCI Express系统框图功能分析此ip可以分为两部分， AXI MM/S bridge + pcie hard block.AXI MM/S bridge用户侧逻辑接口为标准AXI4总线，通过 ...

2019-12-05 15:16:23 9665 1

原创 pcie configuration space理解及仿真

仿真环境win10 64bitmodelsim10.6d 64bitvivado 2017.4PCIe common configuration spacePCIe总线为了兼容这些PCI设备，几乎完整的保留了PCI总线的配置空间。并将配置空间扩展到4KB，用于支持一些PCIe总线中新的功能，如PCI Express Capability、Power Management和MSI...

2019-12-05 10:39:55 6391

原创 xilinx pcie dma 仿真环境搭建-基于Integrated Block for PCI Express

仿真环境win10 64bitmodelsim 10.6d 64bitvivado 2017.4KC705开发板注意modelsim和vivado版本兼容的问题官方版本参考仿真目的搭建基于xilinxpciedma + DDR3 仿真环境（pcie gen2.1 x8 ）。这里记录pciedma仿真环境，ddr仿真挂进去比较容易，不做记录。参考例程...

2019-12-03 17:01:03 3510

原创 xilinx官方pcie dma例程 -xapp859仿真环境搭建

软件版本win 10系统ISE 10.1modelsim 10.1a win32注：xapp859官方文档说明了xapp859的编译环境为ISE10.1版本，然后modelsim必须是32位的。方案框图主要参考 xapp859说明文档系统框图发送引擎框图接收引擎框图DMA读数据流向 host -> fpgaDMA读...

2019-11-29 14:34:31 2412

原创 pcie dma 相关知识整理（xilinx平台）

PCIE的DMA和PIO介绍DMA数据传输方式DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负责处理，而是由一个特殊的处理器DMA控制器来完成，因此占用极少的CPU资源。DMA读过程1、驱动程序向操作系统申请一片物理连续的内存;2、主机向该地址写入数据；3、主机将这个内存的物理地址告诉FPGA；4、FPGA向主机发起读TLP请...

2019-11-29 11:07:27 6251

原创 PCIe bar空间理解与调试

验证环境window 10系统vivado 2017.4KC705开发板bar空间相关知识具体可以学习下面的文章bar空间说明bar空间测试以下实验，是在PIO example 验证基础上做的。xilinx官方给出的PIOexample工程，默认仅使能了BAR0空间，空间大小为2Kbyte ，读写位宽32bit（未使能64bit）其实这里...

2019-11-28 18:06:03 5276 1

原创 windriver 自动生成pcie驱动

实验环境window 10 64bitvivado 2017.4windiver(试用版)KC705开发板生成驱动准备好开发板参考PCIe PIO例程验证windriver生成驱动将开发板插到主机PCIe插槽后，开机看到设备管理器中，扫描到设备，此时是未安装驱动的状态打开windriver软件，然后选中设备，点击generate .INF file ...

2019-11-28 16:57:54 4184 10

原创 xilinx PCIe PIO工程仿真及验证

验证环境window 10系统vivado 2017.4KC705开发板验证目的1）通过xilinx提供的PIOexample 入门pcie。2）抓取pcietlp报文，学习TLP报文。背景知识首先了解一下pcie的应用，在PCIE中有两种数据传输方式：DMA(Direct Memory Access)，直接内存访问，在该模式下，数据传送不是由CPU负...

2019-11-28 15:26:15 4869 13

原创呼吸灯verilog实现

实现流程1：呼吸灯分为两个部分，一个部分是由亮变暗，一个部分是由暗变亮，2：当由亮变暗，也就是：首先，占空比100%为零，然后，占空比99%为零，1%为1；等于占空比100%然后，占空比98%为零，2%为1；等于占空比100%。。。。。。。。。。。。。。。。然后，占空比2%为零，98%为1；等于占空比100%然后，占空比1%为零，99%为1；等于占空...

2019-11-28 11:26:09 828 1

原创 xilinx FPGA 连接上JTAG时，偶尔无法加载外部flash程序的情况说明

环境硬件： KC705开发板软件： vivado 2017.4问题现象最近在研究xilinxMultiBoot功能和 ICAP功能，就用手头的KC705开发板做验证。出现下面的现象：1）下载bit文件，FPGA正常工作2）下载mcs文件到外部flash，然后重新上电，出现偶尔加载不成功的现象，但是多上电几次又好了，所以起初没太在意这个问题，最后出版本了，发现这个问...

2019-11-22 10:13:37 5374

原创 CRC verilog自动生成

CRC verilog自动生成网址：crc verilog代码生成按步骤操作即可。结果验证用crc计算器，这样可以验证逻辑的正确性。

2019-10-16 16:13:39 3791

原创 xilinx RAMB36E1 使用介绍

软件版本vivado 2017.4代码示例 RAMB36E1 #( .SIM_DEVICE("7SERIES"), .RDADDR_COLLISION_HWCONFIG( "DELAYED_WRITE" ), .DOA_REG(1), // Optional output registers on A port (0 or 1) ...

2019-10-14 11:27:04 4463

原创 xilinx 真双口RAM的primitives /core output 区别

软件平台Vivado 2016.4属性设置说明1在 ip catalog -> block memory generator .这里仅介绍真双口RAM，真双口RAM支持A/B两个口可读可写。属性1 operating mode包含 writing first(WF), reading first(RF), no chang(NC)三种模式参考手册如下：...

2019-10-10 16:30:49 5499 2

原创 K7 IDELAY2 仿真实验

FPGA类型xilinx K7仿真记录模块例化 IDELAYE2 #( .CINVCTRL_SEL("FALSE"), // Enable dynamic clock inversion (FALSE, TRUE) .DELAY_SRC("IDATAIN"), // Delay input (ID...

2019-09-30 13:40:58 3280

原创 modelsim平台下万兆phy仿真

软件版本modelsim : 10.1avivado :2016.4win10系统仿真步骤用vivado生成ipcore具体过程跳过，我这里选择的是 10G Ethernet PCS/PMA ,保持默认配置。然后生成example工程(感谢xilinx提供，通过example工程可以快速将ipcore用起来)。生成的example的文件树如图， example工程...

2019-09-26 16:49:53 1135 2

转载 Verilog语言实现并行（循环冗余码）CRC校验

Verilog语言实现并行（循环冗余码）CRC校验1 前言（1）什么是CRC校验？CRC即循环冗余校验码：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整性。LFSR计算CRC，可以...

2019-09-19 16:30:45 2464

转载 xilinx select io IDDR 说明

简介此文介绍了在I/O drivers 之后的logic。 7系FPGA包含了一些I/O logic resources。这些resources包括了：• Combinatorial input/output• 3-state output control• Registered input/output• Registered 3-state output contr...

2019-08-05 13:44:35 3157

转载 DDR3内存的初始化过程

DDR3内存的初始化过程在JEDEC有详细的介绍，我看的是Hynix的文档，内容大同小异。不过初始化过程要对照着图片来看，细心点就能理解。初始化过程如下：1.首先上电（RESET#推荐保持在 0.2XVDD；其他的输入没有定义）。RESET#信号需要用稳定电源保持最少200us。在图中可以看出来，CKE需要在RESET#拉高之前被拉低，且最少维持10ns。2. 在RESET...

2019-08-05 13:41:50 3792

转载 Spartan-6的SelectIO资源

2.1.6 SelectIO资源 Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。 Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。 SelectIO的电气特性。Sele...

2019-08-05 13:37:01 1343

转载 FPGA-Xilinx原语调用之ODDR

记录背景：最近由于想实现GMIItoRGMII的功能，因此需要调用ODDR原语。ODDR：Dedicated Dual Data Rate （DDR） Output Register通过ODDR把两路单端的数据合并到一路上输出，上下沿同时输出数据，上沿输出a路下沿输出b路；如果两路输入信号一路恒定为1，一路恒定为0，那么输出的信号实际上就是输入的时钟信号。调用的Verilog语句是：...

2019-08-05 10:29:19 1945

原创 vivado ILA 和管脚分配

ILAattribute keep : string;attribute keep of signal_name: signal is"true";attribute mark_debug: string;attribute mark_debug of counter : signal is "true";(*mark_debug = "true"*)reg [23:0] c...

2019-07-03 15:52:16 2396