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RSS订阅原创 verilog工程设计中语句
1.verilog工程设计中不用的语句原则：所使用的代码必须能够综合出电路1.initial （设计不用，仿真时使用）2.task,function （设计不用，仿真很少使用）3.for , while , repeat , forever （设计不用，仿真很少使用）4.在设计中，模块内部不能出现X态和Z态，模块内部不能出现三态门5.force,wait,fork（设计不用，仿真很少使用）6.#5...
2018-03-16 20:08:07
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原创 Modelsim 的波形观看方法
1.时序逻辑电路的波形观看方法要点：以时钟上升沿为界限，上升沿前看输入，上升沿后看输出，由输入得到输出。举例：在此时序逻辑电路中，输入信号为if（）中的两个变量：time_1s_cnt和time_100s_cnt，二者决定了输出信号time_1s_cnt的变化，在仿真波形中，时钟上升沿前要看“time_1s_cnt和time_100s_cnt”两者的值，其值决定了时钟上升沿后的“time_1s_c...
2018-03-16 09:59:22
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原创 Altera 综合开发平台 quartus的开发流程
1.设计输入： 写代码，设置管教约束和时序约束（使用assignment editor 编辑器）；2.综合： 翻译成门和触发器等基本原件的逻辑连接并优化，最后生成edf或vqm网表文件，命令【analysis & synthesis】；3.布局布线： 将逻辑网表文件适配到具体器件中，最优化资源分配；4.时序分析： 分析设计中的时序性能，引导布局布
2017-06-27 22:49:34
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原创 有权码和无权码
十进制数842124215121余3码000000000000000111000100010001010020010001000100101
2017-06-22 11:04:56
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原创 二进制数位数扩展方法
1.当两个二进制数运算时，整数位和小数位字长必须相等，即两个数的整数位数应相同，小数位数应相同；若两个数的位数不同或者运算时溢出，则应该扩展位数！ 2.整数和小数扩展位数的规则： （1）正数：有符号或无符号数的原码，反码，补码，一律整数在高位补0来补充少的位数，小数在低位补0来补充少的位数； （2）原码负数：整数高位补0，小数低位补0； （3）反码负数：整数高位
2017-06-22 10:23:53
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空空如也
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