shayslmc的博客

硬件开发时，常用verilog HDL 硬件描述语言来编写CPLD或是FPGA的逻辑程序，但各芯片厂商提供的verilog编辑器不仅外观丑陋，而且使用起来非常不灵活，有的甚至无法自动缩进。 忍无可忍，只好自己动手，丰衣足食。 还好有Ultraedit这么一个强大的编辑器软件，可以DIY一个语法环境出来，网上找到的verilog语言wordfile都不是很全，最要命的是不能生成函数(模块)列表，自动配对、缩进也没做全。 花了半天时间，学习了一下所谓的“正则表达式”，终于生成了我希望的完整列表。 最后说一下，这个wordfile使用时要注意的地方： 1.有的内部module的端口列表比较长，为了可以像函数一下展开和收起，定义了“（+制表符”和“）；”是一对可收起的标示符，因此在其他地方的“）；”最好在中间插个空格。 2.设置了多级列表， module parameter input port output port ioput port wire reg always block assign lines submodule port 3.文件时*.uew格式，在UE19里可以直接用，其他早前版本，可以用文本文件打开，拷贝到wordfile文件里去。 4.使用中有什么问题，欢迎加QQ（2245240164，请注明verilog），乐意分享和交流

如题，夏宇闻的经典Verilog经典教程，学习硬件描述语言Verilog的必备资料

在Win7下调试28335，CCStudio软件的Code Generation Tools必须升级到这个版本(v5.0.2)否则就是各种报错，搞了一上午，终于搞定了

一款很不错的电力电子系统仿真软件，貌似在这边找不到什么合适的分类标签，但是应该很有用的

整理总结了十几种常用的电平标准和对比关系，能帮助硬件开发设计

好不容易下载下来了，拿来分享吧。 28335系列DSP的专用快速浮点运算库，能大幅提高浮点除法、三角函数、求根函数等浮点运算的计算速度，非常有效。