shaoyu0831的博客

原创 Verilog HDL模块化设计

在高级编程语言中，为了避免在程序中多次重复编写特定的例行程序，可以使用子程序和函数。Verilog语言也可提供类似的能力，即Verilog的任务和函数。它们可以把大型设计模块化，从而使Verilog代码更加容易理解。