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RSS订阅原创 FPGA篮球记分器-Verilog
一、摘要1.1功能：按照篮球赛赛制进行设计。须具有24秒倒计时功能，十二分钟计时功能，暂停功能，进球计分功能（1分，2分，3分）等。1.2要求：比分与计时须在数码管实时显示，显示状态可通过按键或者拨码开关切换，计分可通过按键进行设计（不限制）。1.3要点：顶层模块的使用（Top-Down思想），倒计时的实现，两队的记分（10进制转8421BCD码），动态数码管，按键消抖。二、各模块的总结2.1、功能描述功能1：24s倒计时（1）实现从24:00s至00:00s的倒
2021-11-07 19:40:35
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原创 tb文件中的书写所出现问题Verilog
目录问题：问题分析及解决：总结：问题：写状态机实现序列检测"HELLO"时，检查源代码半天都没发现错误，但观察波形图总是与预期有差距。最后发现是tb文件的错误，这里先附一下我第一次写的tb文件always #100 clk=~clk; initial begin data = 0; clk = 0; rst_n = 0; #100; rst_n = 1; data = "b"; #100; data =...
2021-10-25 23:35:26
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原创 动态数码管显示Verilog
8位数码管在每（20/8）ms左右的间隔情况之下循环亮灭，同时在每个数码管单独显示每一位相对应的数字或者字母，因为循环亮灭的时间很短，这里利用人的视觉暂留效应，使得有8位数码管同时显示的错觉。更加通俗的说，类似于我们平时用的灯管，灯管两端接上50HZ的交流电后，灯管以（1/50）s的周期循环亮灭，但实际上人眼所观察到的确是灯管一直在亮。如下图所示，左边图（a）为单个数码管，其中共分为（a-h）8端，其中h段也就是图中的dp段。而右图则分别显示共阴极（低电平有效）和共阳极的两类数码管。...
2021-10-24 23:22:18
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原创 二选一数据选择器分别实现占空比为50%的15分频（异步复位）和18分频（同步复位）的奇偶分频器Verilog
这个题目是当时我们实验室在纳新时二面出的其中一道题目，考察的主要是奇分频和偶分频原理以及计数器等时序逻辑的知识，在组合逻辑上只包含了二选一数据选择器，难度不大。对于当时只学了不到两个月的我们来说，这个题目难度适中。下面来分析一下题目的实现。偶分频偶数分频很好理解，例如四分频，即频率为clk信号的1/4，那么它的周期即为clk信号的4倍，因此当计数器的值等于分频系数的一半或等于分频系数时，信号进行翻转。以下图的4分频为例，利用计数器cnt计数，在时钟上升沿时加1，每次计数到（4/2-1)...
2021-10-23 21:43:23
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原创 按键消抖的实现Verilog
代码实现：module anjianxiaodou( input clk, input key, input rst_n, output reg key_state, output key_flag ); reg [1:0] key_r; always@(posedge clk)begin key_r[0]<= key; key_r[1]<= key_r[0]; end wire pedge_key;..
2021-10-23 18:21:49
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原创 三段式状态机的原理/代码/仿真，1001序列检测实例Verilog
状态机总共分为一段式，两段式以及三段式，其分类是根据module块中always语块的个数来区别，当然，三个
2021-10-23 12:11:58
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空空如也
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