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RSS订阅原创 FPGA | Modelsim仿真
modelsim是不能直接打开vcd文件的，其查看波形使用的是wlf文件，因此modelsim是通过将vcd转换成wlf文件再进行打开。转换代码和打开如下。modelsim可以生成vcd文件，假设测试文件为test，内部例化的顶层命名为top.在运行仿真之前终端输入如下代码。然后运行仿真，关闭仿真就可以在工程文件夹下看到myvcdfile.vcd了。#add -file myvcdfile.vcd 指定vcd文件。
2023-12-09 12:50:15
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原创 FPGA | Verilog基础语法
读取时，如果发生错误 则返回值为0，正常读取数据时为1， 读取文件结束时为-1。//模块实例top.module1及其下一层的信号将被记录。整句的意思就是，对于指定的模块，包括其下各个层次(层次数由level指定)的信号，都需要记录到VCD文件中去。//指定层次数为0，则top模块及其下面各层次的所有信号将被记录**定义一个整型数值，正常读取为1，出错时为0，文件读取结束为 -1。//对于top模块中调用的更深层次的模块实例，则不记录其信号变化。//层次数为1，即记录top模块这一层次的信号。
2023-12-09 12:28:09
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原创 循环冗余校验码（CRC校验）
CRC即循环冗余校验码（Cyclic Redundancy Check）：是数据通信领域中最常用的一种查错校验码，其特征是信息字段和校验字段的长度可以任意选定。循环冗余检查（CRC）是一种数据传输检错功能，对数据进行多项式计算，并将得到的结果附在帧的后面，接收设备也执行类似的算法，以保证数据传输的正确性和完整性。
2023-08-30 20:24:57
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原创 用Verilog语句测试VHDL模块
如果你想在Verilog中对VHDL编写的Dis_filter模块进行测试，并且其中包含了generic参数，你可以使用VHDL的配置（Configuration）来实例化具有特定generic值的模块。如果你想在Verilog中对VHDL编写的Dis_filter模块进行测试，并且其中包含了generic参数，你可以使用VHDL的配置（Configuration）来实例化具有特定generic值的模块。在Verilog中，不能直接传递复杂数据类型（如std_logic）作为generic参数。
2023-06-04 17:19:08
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原创 文献翻译 | On the frequency domain LMS adaptive line enhancer
文献翻译 | On the frequency domain LMS adaptive line enhancer
2022-11-10 17:19:31
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原创 自适应滤波器 | 时域ALE算法
Widrow 等人提出了自适应线谱增强器(Adaptive Line Enhancer，简记为 ALE)。自适应线谱增强器的功能一般是 分离信号和线谱增强。它包含有一个权系数调整模块，用以实现调节权系数矢量，该模块功能由调整算法来实现，不同的自适应算法具有不同的性能参数，可以根据所应用的条件选择适合的自适应算法。
2022-10-11 00:51:13
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原创 pcan二次开发文档 | PEAK-System Documentation
pcan二次开发文档 | PEAK-System Documentation
2022-09-02 08:40:11
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空空如也
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