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RSS订阅原创 李沐线性回归1代码笔记
工具：jypter语言：python%matplotlib inlineimport randomimport torchfrom d2l import torch as d2l%matplotlib inline将图表内嵌到notebook中，省略plt.show() ipython环境中魔法命令以%或者%%开头d2l包 《动手学深度学习》提供的包def synthetic_data(w,b,num_examples): X=torch.normal(0,1,(.
2021-10-20 16:10:59
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原创 pandas数据索引
问题一pandas数据索引import pandas as pddata={'28':1,'29':2,'30':3}se1=pd.Series(data,name='c')#创建pandas Series类型se128 129 230 3Name: c, dtype: int64se1.loc['28']# 根据行标签索引se1.iloc[0]#根据第n行索引se1[0]#直接索引#效果相同data={'28':2,'29':3,'30':4}se2
2021-10-12 17:03:29
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原创 关于python使用playsound播放音频报错的原因分析
程序代码from playsound import playsoundplaysound('你的MP3文件的路径')#注意\字符的转义报错内容Error 305 for command: open "F:\pycharm\data_analysis\data_1\2.mp3" 在用引号括起的字符串不能指定额外的字符。 Error 263 for command: close "F:\pycharm\data_analysis\data_1\2.m
2021-09-27 19:41:53
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原创 quartus驱动无法识别分析
昨天win10更新了一下子，结果今天下载程序时检测不到驱动了。现象：打开programmer的时候老慢了，也老卡了过程：起初我以为是系统更新了，驱动要重新装一下子，然后就更新了一下子驱动，结果还是不行，在网上看了好多个解决方案也没有成功。结果：更新系统后防火墙把驱动给拦截了，关闭防火墙再打开软件就ok了...
2021-09-19 19:54:57
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原创 蜂鸣器电子琴 Verilog
蜂鸣器电子琴module beep( CLK_50M,RST_N,KEY, BEEP);input CLK_50M;input RST_N;input [7:0] KEY;output BEEP;//内部接口申明reg [19:0] time_cnt;reg [19:0] time_cnt_n;reg [15:0] freq;reg beep_reg;reg beep_reg_n;always@(posedge CLK_5.
2021-09-16 16:55:08
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原创 数码管动态扫描Verilog
数码管进阶动态扫描module SEG( CLK_50M,RST_N, SEG_DATA,SEG_EN); input CLK_50M;input RST_N;output reg [5:0] SEG_EN;output reg [7:0] SEG_DATA;reg [15:0] time_cnt;reg [15:0] time_cnt_n;reg [2:0] led_cnt;reg [2:0] led_cnt_n;.
2021-09-16 16:54:35
1333
原创 LED按键进阶Verilog
LED进阶实现闪烁的效果 module LED ( CLK_50M,RST_N, LED1);input CLK_50M;input RST_N;output LED1;reg [26:0] time_cnt;reg [26:0] time_cnt_n;reg led_reg;reg led_reg_n;parameter SET_TIME_1S=27'd50_000_000;always @ (posedge CLK_50M or neg.
2021-09-16 16:53:52
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原创 三人表决器Verilog
实战篇三人表决器外设LED功能概述设计说明module LED( LED0,LED1,LED2,LED3,LED4,LED5,LED6,LED7);output LED0,LED1,LED2,LED3,LED4,LED5,LED6,LED7;assign LED0=1'b1;assign LED1=1'b0;assign LED2=1'b0;assign LED3=1'b0;assign LED4=1'b1;assign LED5=1'b0;assign LED
2021-09-13 20:33:55
4349
原创 IP-FIFO
IP-FIFO概述先进先出队列跨时钟域，数据缓冲不同宽度数据匹配配置应用verilog_to_RAM.vmodule Verilog_to_FIFO( CLK_50M,RST_N, wrdata,rddata,wren,rden,time_cnt,usedw,full,empty);input CLK_50M;input RST_N;output reg[5:0] time_cnt;output reg[7:0] wrdata;output
2021-09-13 17:30:45
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原创 IP-RAM
IP-RAM概述随机存取存储器SRAM 和DRAM配置单端口双端口应用verilog_to_RAM.vmodule Verilog_to_RAM( CLK_50M,RST_N,address,wrdata,rddata,wren,rden,time_cnt);input CLK_50M;input RST_N;output reg[5:0] time_cnt;output reg[4:0] address;output reg[7:0] wrd
2021-09-13 16:07:21
110
原创 IP-ROM
IP-ROM概述只读存储器配置应用verilog_to_ROM.vmodule Verilog_to_ROM( CLK_50M,RST_N,readdate,address);input CLK_50M;input RST_N;input [4:0] address;output[7:0] readdate;memory memory_inst ( .address ( address ), .clock ( CLK_50M ), .q ( readda
2021-09-12 17:10:55
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原创 IP核之PLL
I P核IP-PLL概述锁相环（phase Locked loop）提供了ALTPLL配置应用瞎搞之乱写： 实现控制两个LED闪烁，分别为1S、2S module Verilog_to_PLL ( CLK_50M,RST_N,LED1,LED2 ); input CLK_50M; input RST_N; output LED1; output LED2; wire CLK_1M; reg[20:0] time_cnt; reg[20:0] t
2021-09-11 14:55:38
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原创 锆石FPGA---verlog语法篇
Verilog HDL概述Verilog vs VHDLVerilog ：快速入门VHDL：入门时间长数字逻辑0 1 x z数据类型寄存器 线网 参数reg使用：always，initial综合： 时序-寄存器 组合-硬件连线 混合-锁存器wire默认为 zparameter运算符±*/%> < =! && ||== !=a ? b: c& | ^ ~^ ^~<< >>{ 拼
2021-09-09 16:31:41
452
原创 黑马C++（提高）
假期没网，是时候整理一下笔记了C++提高编程模板函数模板语法：template <typename> T --typename/classtemplate <typename T> //告诉编译器T是一个通用数据类型void mySwap(T& a,T &b){ T temp=a; a=b; b=temp;}void test01(){ int a=10; int b=20; //1.自动类型推
2021-09-08 11:08:37
416
原创 黑马C++（核心）
假期没网，是时候整理一下子笔记了内存分区模型程序运行前代码区共享（多次运行） 只读（防止修改）全局区全局变量、静态变量、常量（字符常量、其他常量）该区域的数据在结束后由操作系统释放程序运行后栈区局部变量、形参由编译器管理开辟释放不要返回局部变量的地址堆区由程序员分配释放，当程序员不释放时，由操作系统回收主要利用new在堆区开辟内存new操作符#include <iostream>using namespace std;
2021-09-08 09:35:51
474
原创 黑马C++笔记（基础）
假期在家一直没网，是时候整理一下子笔记了C++基础02C++再出发#include <iostream>using namespace std;int main(){ cout << "Hello world! " <<" C++再出发"<< endl; return 0;}03注释单行注释 //多行注释 /**/04 变量…05常量1.#define宏常量2. const 修饰的变量#includ
2021-09-08 09:20:43
299
原创 密码锁设计（不完整）-VHDL
小白萌新，思路仅供参考，问题较多，有待改善设计要求4个按键为密码输入键，可以用另一个按键作为复位，当按下复位按键时可以重新开始输入新的密码。利用一位数码管显示输入密码的次数，另一位显示正确与否，如果正确数码管显示“H”，如果错误，数码管显示“E”.当超过3次时如果密码仍然输入不正确程序library ieee;use ieee.std_logic_1164.all;use ie...
2020-04-14 17:47:36
1655
1
原创 分频器+计数器+数码管显示VHDL
天马星空，纯理论写代码，未实操1.方案一波形（RTL）原理图+代码设计代码1library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;use ieee.std_logic_arith.all;-- 50Mhz-- 任意Hz分频器entity divide isgen...
2020-03-24 20:29:13
5462
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原创 8位计数器Timer--状态机VHDL
设计要求提示分析状态表及流程图代码library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;-- **************************************entity Timer isport( data_in :in std_logic_vecto...
2020-03-24 20:18:20
2334
1
原创 VHDL-家用报警系统设计
用VHDL设计一家用告警系统的控制逻辑，它有来自传感器的三个输入信号smoke、door、water和准备传输到告警设备的三个输出触发信号fire_alarm、burg_alarm、water_alarm以及使能信号door_en和alarm_en。程序library ieee;use ieee.std_logic_1164.all;entity alarm is port(...
2020-03-16 16:14:49
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原创 EDA数字钟--由（两片74161做成的六十进制计数器）问题总结
六十进制计数器十二进制计数器数字钟问题波形原因分析实际的真值表要求的真值表09波形时间太短六十进制计数器 当EN=0是 并且LDN=0时 遇到上升沿后74161清零，与EN=0保持 相矛盾2. 改进方案为清零时，添加EN的约束 即EN=1时才能进行清零操作...
2020-03-04 19:19:53
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原创 非阻塞按键--stm32
端口说明：KEY1 PA0 0–1KEY2 PE2 1–0KEY3 PE3 1–0KEY4 PE4 1–0uint8_t KEY_GET(void){ static uint8_t key_temp=0; static uint8_t cnt_temp=0; static uint8_t Val_temp=0; uint8_t Val=0; if(PUSH) ...
2019-12-13 09:03:42
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原创 STM32 char的坑
第n次采坑——STM32的char坑char 默认是 0-255signed char -128-127unsigned char 0-255
2019-12-13 08:58:30
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原创 STM32F103-----IWDG问题总结
使用芯片STM32F103ZE实验内容：独立看门狗实验，利用STM32CubeMx生成代码，并利用keil查看仿真结果。参考例程正点原子独立看门狗实验stm32Cube配置及用户代码如下int main(void){ /* USER CODE BEGIN 1 */ /* USER CODE END 1 */ /* MCU Configuration-------------...
2019-11-05 14:32:26
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转载 stm32cubeMx+makefile+ arm for gcc编译elf文件的探索
在上一篇文章中分析了关于elf文件生成一些方法，尽管不能兼容protues8.6，但依然有必要记录一下这么多天探索的结果。操作思路stm32cubemx 可以生成makefile文件 ，利用arm for gcc进行编译生成elf文件操作好文推荐文章转载http://openedv.com/thread-113185-1-1.html根据文章操作发现了1个问题arm-none-eab...
2019-10-31 19:43:12
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原创 关于keil编译生成elf文件
问题：最近要使用protues去仿真stm32，由于keil使用的编译器是keil for arm 因此不能生成elf文件。方案一：更改keil5的编译器。百度keil5 gcc for arm就会找找到一些关于keil5更给编译器的文章。缺点也很明显，譬如不能使用 go to的功能，代码优化都会受到一些影响。...
2019-10-22 13:08:59
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原创 code problem
题目如下：https://www.codingame.com/ide/puzzle/shadows-of-the-knight-episode-1感觉特别有意思#include <stdlib.h>#include <stdio.h>#include <string.h>#include <math.h>/** * Auto-...
2019-08-05 20:00:26
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原创 const
constconst int bufsize=1024必须初始化external const int bufsize;本文件使用了一个外部的变量，不能修改，但是与bufsize本身是否能被修改无关编译器保证constPointters and const指针不能指向别人指向不能修改的变量const指的是通过变量能不能修改而不是内存本身是不是constconst ...
2019-08-05 10:40:25
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原创 inline
适合内联2-3 line频繁调用不适合内联递归line 多隐形的内联第1种#include <iostream>using namespace std;class A{private: int i;public: A(int j):i(j){cout<<"inline"<<endl;} //内联函数 void p...
2019-08-03 17:21:03
81
原创 参数缺省
defult value编译阶段的事情缺点：降低代码可读性，不安全具体表现如下：main.cpp 会替代 a.cpp的申明a.h#ifndef A_H_#define A_H_void f(int i,int j=0);#endif /* A_H_ */a.cpp#include "A.h"#include <iostream>void f(in...
2019-08-03 16:23:07
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原创 public
访问限制public成员变量或成员函数可以其他变量随意访问private私有的成员变量或函数私有是类的概念，同一类的之间可以互相访问C++经过编译后不再具备OOP的特性protected子类可以访问friend友元，被申请函数可以访问列表初始化初始化与幅值的区别先执行初始化，然后执行构造函数class{public: int i; A():...
2019-08-03 15:21:33
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原创 j继承
对象组成组合对象组成对象class A{public: A::A(int i):b(i){};private: B b;}//先初始化，后构造class A{public: A::A(int i){b.set(i)};//前提必须有默认值private: B b;}//执行构造后又执行幅值，继承类组成新的类父类构造先执行，子...
2019-08-03 15:20:07
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原创 记录：OOP疯狂试探
构造函数与类同名无返回值可以重构，可以加入参数析构函数结束函数调用时被调用#include <stdio.h>class A{public: int i; A(int x); void f(); ~A();};A::A(int x){ i=x; printf("A::A()-%p\n",this);}A::~A(){ ...
2019-08-03 11:31:38
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原创 ST-link使用常见问题
识别不了J-link解决办法：安装驱动识别到无法下载，flash没有相应的型号最容易忽略的原因 建立工程时没有更改芯片的型号
2019-07-27 10:35:15
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