日拱一卒_未来可期-CSDN博客

原创无线通信中的峰均比概念

高峰均比：高峰均比意味着信号具有很大的峰值功率，与平均功率相比差异很大。低峰均比：低峰均比意味着信号的峰值功率接近于平均功率，差异较小。在某些情况下，低峰均比可能会更容易处理，因为信号的动态范围较小。在无线通信中，峰均比（Peak-to-Average Power Ratio，PAPR）是指信号的峰值功率与平均功率之间的比值。具体而言，它是信号的峰值功率除以信号的均方根（RMS）功率。一些调制技术、信号处理方法以及功率控制技术可以用来降低信号的峰均比，以减少对系统的影响。

2024-04-02 15:12:00 421

原创 Git常用命令

本文主要记录一些Git命令及用法，供后续查阅使用。

2024-04-01 21:18:37 1497

原创 xargs命令用法及示例

xargs命令用法及示例

2023-12-20 14:42:10 483

原创 find命令中的-exec选项

find中的-exec选项说明

2023-12-15 14:50:21 159 1

原创 ubuntu中的top命令

在 top 的界面中，你可以看到各个进程的 PID（进程ID）、用户、CPU 使用率、内存占用等信息。请注意，top 是一个交互式的工具，你可以通过按键盘上的不同键来执行不同的操作。在使用 top 时，你可以查看 top 的帮助信息，了解更多可用选项和操作。它显示系统中正在运行的进程的详细信息，以及系统的负载情况、内存使用情况等。默认情况下，top 会以实时动态更新的方式显示当前系统的进程信息。k：杀死选中的进程（会要求输入要杀死的进程的PID）。

2023-12-12 09:45:37 689

原创 AWK的使用场景及示例

awkawk最适合逐行处理文本文件。它默认以行为单位处理文件，适用于按行分割的文本数据。awk可以方便地根据字段进行分割，使得对列数据进行处理非常方便。默认情况下，awk使用空格或制表符作为字段分隔符，但你可以通过设置-F选项来指定其他分隔符。awk支持强大的正则表达式和模式匹配功能，使得你可以方便地筛选和处理符合特定模式的行。awk具有内建的算术和字符串操作，方便对文本中的数字和字符串进行处理和计算。awk在处理文本表格数据时特别有用。通过print命令，你可以选择性地打印或修改文件中的某些列。

2023-12-08 11:47:54 114

原创芯片设计中的DFX

DFX含义

2023-11-29 09:48:50 480

原创 Linux统计文件行数

说明：该命令统计给定文件中的字节数、字数、行数。如果没有给出文件名，则从标准输入读取。wc同时也给出所有指定文件的总统计数。字是由空格字符区分开的最大字符串。这些选项可以组合使用，输出列的顺序和数目不受选项的顺序和数目的影响，总是按下述顺序显示并且每项最多一列。3.统计rtl目录下所有rtl文件代码行数，并去除空行。如果命令行中没有文件名，则输出中不出现文件名。2.统计rtl目录下所有rtl文件代码行数。语法：wc [选项] 文件…行数、字数、字节数、文件名。- c 统计字节数。

2023-10-30 10:04:18 228

原创无线通信中CSI的含义

CSI的获取通常需要在通信系统中使用特殊的技术，例如在接收端进行信道估计或在频谱中进行探测和测量。CSI允许通信系统更智能地适应不同的信道条件，以提供更高的数据速率和更可靠的通信连接。信道增益可以告诉我们信号的衰减程度，使发送器和接收器能够调整发送功率以获得适当的信噪比。CSI是一种关键的信息，用于评估和描述通信信道的特性，以帮助发送器和接收器在通信过程中做出智能的调整和决策。相位信息（Phase Information）：除了信道增益，CSI还包括了信道传输过程中的相位信息。

2023-10-25 09:04:59 1458

原创无线通信中SINR的含义

SINR的数值越高，表示接收信号相对于干扰和噪声更强，通信质量越好。在实际无线通信系统中，高SINR通常对于实现更高的数据速率和更可靠的通信连接非常重要。在无线通信中，SINR代表"Signal-to-Interference-plus-Noise Ratio"，即信号与干扰加噪声比。这是一个重要的性能度量，用于评估和描述接收信号的质量，以及在无线通信系统中的通信性能。在多用户或多信号环境中，不同信号之间可能会相互干扰，降低接收信号的质量。在SINR中，信号代表主要的目标信号，即要接收的有效数据。

2023-10-24 21:11:24 1519

原创如何给GVIM的菜单栏里新增菜单

如何给GVIM的菜单栏里新增菜单？

2023-10-08 09:34:09 158

原创 HLS入门简述

简要介绍HLS工具

2023-07-11 20:59:41 1606

原创我的IC秋招小结

关于我的IC秋招小结，整理了大家可以关注的一些点。

2022-09-29 19:53:28 1678 1

原创 vim_函数跳转

vim的函数跳转功能

2022-05-14 14:24:09 1386

原创 NVDLA阅读笔记

NVDLA阅读笔记Unit DescriptionSystem ArchitectureNVDLA作为深度学习加速器可以集成在SoC中作为一个协处理器；NVDLA有许多数据处理Engine，各Engine都是独立的且可以自由配置，比如不需要池化的网络可以移除Planar Data Processor，各Engine的调度操作可以委托给Microcontroller或者CPU；其中用Microcontroller来调度的方式称为“headed” implementation，用CPU来调度的方式称为“

2022-05-03 14:18:18 2431

原创跨复位域小结

跨复位域小结跨时钟域我们比较熟悉，但跨复位域可能就比较陌生了。在平头哥实习的一面中，面试官问了我较多跨复位域的问题，主要还是自己在简历里挖了个坑（就不该写设计复位网络的TAT），所以这篇文章就来简要介绍一下跨复位域中存在的一些问题及解决方法。异步复位导致的亚稳态异步复位的释放复位如果在时钟采样沿的前后的一个时间窗口内释放的话会导致输出的Q端存在亚稳态问题，本质上也是触发器建立时间和保持时间的要求，对复位而言就是Recovery Time和Removal Time的要求。为解决异步复位释放的亚稳态

2022-04-02 18:49:17 1349

原创 2023届IC实习小结

2023届IC实习小结

2022-04-01 11:49:02 2556 2

原创 Verilog_寻找最高有效位的位置

近来在校内论坛上看到有位师兄面试海思的时候面试官问了个寻找最高有效位位置的问题，手痒试试看。题：寻找一16bit无符号数最高bit位的位置思：主要想法是输出的时延要固定，时延不能跟着位置走。于是想到了二分法，这样的话不论什么数，找到结果的时延都是固定的，且吞吐率还高，每个时钟周期都能吃数，启动间隔为1。module top_valid( input clk, input rst, input [15:0] d_in, output reg [3:0]

2021-09-13 21:49:19 3459 8

原创自己动手写CPU(8)加载存储指令的实现

自己动手写CPU(8)加载存储指令的实现好久没更新blog了，暑假提前放了。现在收假也该收收心了，继续捡起之前的CPU，自己开的坑不管咋样把它填完吧。指令介绍1、加载指令lb(指令码6’b100000)：字节加载指令，用法：lb,rt,offset(base)，作用：从内存中指定的加载地址处，读取一个字节，然后符号扩展至32位，保存到地址为rt的通用寄存器中lbu(指令码6’b100100)：无符号字节加载指令，用法：lbu,rt,offset(base)，作用：从内存中指定的加载地址处，读取

2021-08-04 11:25:46 474

原创信号检测与估值整理

信号检测与估值整理期末复习季结束了，应该是学生阶段最后一场考试了。知识点整理了不少，放上面留个纪念吧。内容主要包括知识点梳理、考点整理、往年题自己写的参考答案、总复习习题以及20年的往年真题，需要的筒子们下面的链接自取。放两个图大家看看效果吧。下载链接...

2021-07-12 10:28:46 1157 8

原创为什么D触发器需要建立时间与保持时间

为什么D触发器需要建立时间与保持时间定义建立时间：时钟有效沿到来之前的某段时间内，数据必须稳定，这段时间称为建立时间，用Tsetup或者Tsu表示。保持时间：时钟有效沿到来之后的某段时间内，数据必须稳定，这段时间成为保持时间，用Thold或者Th表示。时序图如下为什么需要建立时间和保持时间从CMOS到建立时间和保持时间这篇文章里作者已经讲的很详细了，我就不再赘述锁存器的原理了，大家有疑问的话可以先去看看这篇文章，这里我只简单举例记录一下我个人对建立时间和保持时间的理解。我们从D触发器的门级电

2021-05-17 10:25:42 4041

原创 Vivado中RTL封装IP流程

Vivado中RTL封装IP流程前言本文记录自己将RTL代码封装成IP的流程，以供之后查阅使用。最近一个月在做一个数据仲裁与转发的项目，已经完成功能仿真，准备将其封装成IP在Block Design中进行调用。实验平台为Vivado 2018.3，编程语言为Verilog，IP的接口主要是一个AXI-Lite接口和一个AXI-Full接口。闲言少叙，我们直接开始。详细流程准备工作新建一个文件夹ip_test，在该文件夹下新建文件夹rtl，将所有RTL源码放入该文件夹，完成准备工作；新建一个文件

2021-05-13 17:19:41 3899 2

原创 HLS中数据的合并与拆分

HLS中数据的合并与拆分在用HLS生成IP的过程中，由于需要充分使用接口的带宽，所以一般我们在输入端将高位宽的数据拆分后作为输入使用，在输出端对数据进行合并后再进行输出。这是我们在设计IP中经常出现的问题，本文总结一下自己在最近的工作中进行数据拆分和合并的经验。数据拆分1、拆分后的数据类型与原数据类型一致//输入的数据数量为IMAGE_SIZE,输出的数据数量为(IMAGE_SIZE<<5)void data_split(ap_uint<512> *data_in,ap_u

2021-05-13 10:10:31 635 3

原创数字频率计的Verilog设计

数字频率计本设计的项目工程源码链接：数字频率计源码功能描述数字频率计用来测量被测信号的频率，并且本设计能根据被测信号自动切换测量档位，不同测量档位的测试精度不同，测量档位与对应的测量精度如下所示第一档：测量范围1-99999Hz，测量精度1Hz；第二档：测量范围100kHz-999.99kHz，测量精度10Hz；第三档：测量范围1MHz-9.9999MHz，测量精度100Hz；第四档：测量范围10MHz-99.999MHz，测量精度1kHz；原理简述数字频率计的原理十分简单，要测量被测

2021-04-30 14:37:04 8044 5

原创 Verilog各类分频器设计详解

Verilog各类分频器设计详解分频器是时序电路的基本器件，它的功能是对系统时钟或其他时钟进行分频产生所需要的时钟信号。分频有两种方式：一是通过HDL语言建模产生所需要的时钟信号，二是利用开发工具的PLL进行分频。前者分频灵活，需编写代码实现；后者使用场景受限，因为有的低端FPGA没有PLL，但PLL的分频效果更好，而且在进行小数分频时也比较容易实现。本文首先尝试用HDL语言建模方式设计各种类型的分频器，最后给大家简单介绍一下PLL的使用。如有不足之处还望大家批评指正。偶数分频器我们先从最简单的偶数分

2021-04-08 11:39:49 14790 5

原创自己动手写CPU(7)转移指令的实现

自己动手写CPU(7)转移指令的实现分支延迟槽在MIPS五级流水线中，一条指令被分成了五个阶段：取指、译指、执行、仿存、回写。当第一条指令的执行阶段结束时，第二条指令的译指阶段也已经结束了。那么如果第一条指令是分支跳转指令，那么在执行阶段才会知道要不要跳转以及跳转的目标指令地址是多少。而此时第二条指令已结束译指阶段，第三条指令已结束取指阶段。如果这个时候CPU直接跳转到目标指令地址去执行，那么就需要清空现有流水线，从新的指令地址开始取指、译指。这是因为分支跳转后面的指令不能被执行啊，程序已经跳转了，也

2021-04-07 21:34:41 2265

原创自己动手写CPU(6)流水线暂停、乘累加减与除法器的实现

自己动手写CPU(6)流水线暂停、乘累加减与除法器的实现流水线暂停因为OpenMIPS设计乘累加、乘累减、除法指令在流水线执行阶段占用多个时钟周期，因此需要暂停流水线，以等待这些多周期指令执行完毕。OpenMIPS采用的是一种改进的方法:假如位于流水线第n阶段的指令需要多个时钟周期，进而请求流水线暂停，那么需保持取指令地址PC的值不变，同时保持流水线第n阶段、第n阶段之前的各个阶段的寄存器不变，而第n阶段后面的指令继续运行。为实现CPU的流水线暂停功能，我们设计添加了CTRL模块，其作用是接收各阶段传

2021-03-28 22:23:39 1449 1

原创自己动手写CPU(5)简单算术操作指令实现_1

自己动手写CPU(5)简单算数操作指令实现_1指令介绍MIPS32指令集架构定义的所有算术操作指令，共有21条共有三类，分别是：简单算术指令乘累加、乘累减指令除法指令算术指令操作介绍一共有15条指令分别是：add、addi、addiu、addu、sub、subu、clo、clz、slt、slti、sltiu、sltu、mul、mult、multu1.add、addu、sub、subu、slt、sltu指令由指令格式可以看出这六条指令指令码都是6’b000000即SPECIAL类，而

2021-03-23 19:48:52 1340 5

原创自己动手写CPU(4)移动操作指令的实现

自己动手写CPU(4)移动操作指令的实现指令说明MIPS32指令集架构中定义的移动操作指令共有6条: movn、movz、mfhi、mthi、mflo、mtlo，后4条指令涉及对特殊寄存器HI、LO的读/写操作。HI、LO寄存器用于保存乘法、除法结果。当用于保存乘法结果时，HI寄存器保存结果的高32位，LO寄存器保存结果的低32位;当用于保存除法结果时，H寄存器保存余数，LO寄存器保存商。指令格式MOVN当功能码为6’b001011时,表示是movn指令。指令用法为:movn rd, rs,rt

2021-03-23 08:43:17 936 1

原创计算机组成与架构综述学习报告

计算机组成与架构综述学习报告计算机系统的指令集ISA的演进过程是怎样的？第一阶段关键词：集成电路、CISC、432、8086、IBM PC集成电路在摩尔定律的预言下快速发展，使得CPU的控制单元的存储空间变大，从而能实现更复杂的指令集(CISC)。戈登·摩尔(因特尔的创始人之一)启动了iAPX-432项目，并在上面投入了大量的人力物力，对其寄予厚望，希望该指令集延续英特尔的一生。但其存在严重的性能问题，最终在1986年停止使用。与此同时，由于该项目未能在指定时间按时交付，Intel给了新团队52周的时

2021-03-16 23:59:09 329 1

原创自己动手写CPU(3)逻辑、移位操作与空指令

自己动手写CPU(3)逻辑、移位操作与空指令指令说明MIPS32指令集架构中定义的逻辑操作指令有8条: and、andi、or、ori、xor、xori、nor、lui，其中 ori指令已经实现。MIPS32指令集架构中定义的移位操作指令有6条: sll、sllv、sra、srav、srl、srlv。MIPS32指令集架构中定义的空指令有2条: nop、ssnop。其中 ssnop是一种特殊类型的空操作，在每个周期发射多条指令的CPU中，使用ssnop指令可以确保单独占用一个发射周期。OpenMIP

2021-03-12 09:38:27 2795 9

原创自己动手写CPU(2)流水线数据相关问题

自己动手写CPU(2)流水线数据相关问题问题定义流水线中经常有一些被称为“相关”的情况发生，它使得指令序列中下一条指令无法按照设计的时钟周期执行，这些“相关”会降低流水线的性能。流水线中的相关分为以下三种类型。结构相关:指的是在指令执行的过程中，由于硬件资源满足不了指令执行的要求，发生硬件资源冲突而产生的相关。比如:指令和数据都共享一个存储器，在某个时钟周期，流水线既要完成某条指令对存储器中数据的访问操作，又要完成后续的取指令操作，这样就会发生存储器访问冲突，产生结构相关。数据相关:指的是在流水线

2021-03-08 09:29:45 1147 5

原创自己动手写CPU(1)五级流水线及CPU第一条指令ori

自己动手写CPU(1)五级流水线及CPU第一条指令ori动机不知为何研一的自由时间突然多起来，可能人一闲下来就容易焦虑吧，hhhhhh。正好之前看到一本《自己动手写CPU》，就按照此书从头实做一遍MIPS指令集的CPU，也当做对大学课程的总结。之前看龙芯杯比赛的代码震惊到我了，想想那堆大佬本科在搞这东西而我本科在瓜瓜地刷分，感叹人之间的差距真的好大。痛定思痛，还是先动手做起来这才能假意安慰自己，我好像也不错。闲言少叙，让我们开始吧！由于作者提供了各章实现的具体代码，所以该系列博客主要记录我过程中有哪些

2021-03-07 16:10:27 5428 2

原创 HDLBits答案汇总

前言该博客为本人做HDLBits习题时的心得记录总结，欢迎大家一起交流进步。HDLBits网站链接Verilog LanguageBasicsVectorsModules:HierarchyProceduresMore Verilog FeaturesCircuitsCombinational LogicBasic gatesMultiplexersArithmetic CircuitsKarnaugh Map to CircuitSequential LogicLatche

2021-02-18 22:38:10 87962 7

原创 HDLBits答案(25)_编写Testbench

Verification:Writing TestbenchesHDLBits链接前言今天更新HDLBits最后一章的习题：编写Testbench。题库Clock提供了如下描述的模块：module dut ( input clk ) ;要求传入频率为10ps的时钟，初始为0，如下图所示。Solution：module top_module (); reg clk; initial begin clk = 1'b0; end alw

2021-02-18 14:02:08 3863 9

原创 HDLBits答案(24)_由波形图描述电路

Build a circuit from a simulation waveformHDLBits链接前言今天更新HDLBits习题由波形图描述电路的部分，看图写代码。题库Combinational circuit 1由图可见，q=a&bSolution：module top_module ( input a, input b, output q );// assign q = a & b; // Fix meendmodule

2021-02-18 13:26:22 2819 4

原创 HDLBits答案(23)_找BUG

Finding bugs in codeHDLBits链接前言今天更新HDLBits习题部分找BUG部分，比较简单，大家看一下即可。题库8bit_2_1_Mux原Code：module top_module ( input sel, input [7:0] a, input [7:0] b, output out ); assign out = (~sel & a) | (sel & b);endmodule从上面的代码中

2021-02-16 14:25:48 2906 2

原创 HDLBits答案(22)_基于有限状态机的计数器

基于有限状态机的计数器HDLBits链接前言今天更新搭建更大的电路部分的习题，内容主要跟计数器和有限状态机有关。题库Counter with period 1000构造一个0-999的计数器，同步高电平复位。Solution：module top_module ( input clk, input reset, output [9:0] q); always @(posedge clk) begin if(reset) begin

2021-02-16 13:07:32 4100 9

原创 HDLBits答案(21)_Verilog有限状态机(8)

Verilog有限状态机(8)HDLBits链接前言今天继续更新状态机小节的习题。题库Q2a:FSM正宗的FSM题，没啥说的，看图写代码。Solution：module top_module ( input clk, input reset, // Synchronous active-high reset input w, output z); parameter A = 3'd0, B = 3'd1, C = 3'd2; pa

2021-02-08 15:21:14 2083 8

原创 HDLBits答案(20)_Verilog有限状态机(7)

Verilog有限状态机(7)HDLBits链接前言今天继续更新状态机小节的习题。题库Q3a:FSM题目里说当s为0时，进入B状态，然后会检查w的值，如果在接下来的三个周期中w值恰好有两个周期都为1，那么z输出1，否则z输出0。注意，由示例的波形图看应该是不重叠检测。Solutionmodule top_module ( input clk, input reset, // Synchronous reset input s, input w,

2021-02-08 10:37:29 3104 2

数字频率计_rtl.rar

本资源是用verilog实现的数字频率计，用来测量被测信号的频率，并且本设计能根据被测信号自动切换测量档位，不同测量档位的测试精度不同。

2021-04-30

认知网络知识点及例题.pdf

该pdf整理了认知网络课程中的知识点及往年题，解答详细，内容丰富。

2020-12-31

认知网络20年例题.pdf

认知网络20年例题，较往年题型有所差别，主要包括决策树问题，博弈模型表征载波侦听多址接入协议和贝叶斯检测相关问题等。

2020-12-31

Modelsim10.6c

Modelsim10.6c，完美运行，有需要的朋友可以下载使用，配合我的博客食用更佳。仅供学习参考使用。

2020-11-04

基于PYNQ复现的BNN重建项目-lfcW1A2

基于PYNQ复现的BNN重建项目-lfcW1A2，包括HLS和Vivado项目工程，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳。

2020-08-13

基于PYNQ的BNN重建项目-lfcW1A1

基于PYNQ复现的BNN重建项目-lfcW1A1，包括HLS和Vivado项目工程，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳。

2020-08-13

cnvW2A2_output.zip

基于PYNQ复现的BNN重建项目-cnvW2A2，包括HLS和Vivado项目工程，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳。

2020-08-12

cnvW1A2_output.zip

基于PYNQ复现的BNN重建项目-cnvW1A2，包括HLS和Vivado项目工程，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳。

2020-08-12

cnvW1A1_output.zip

基于PYNQ复现的BNN重建项目-cnvW1A1，包括HLS和Vivado项目工程，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳。

2020-08-12

xilinx-tiny-cnn.rar

基于PYNQ复现BNN工程所需的库文件，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳，仅供学习使用，Github链接：https://github.com/Xilinx/xilinx-tiny-cnn

2020-08-12

finn-hlslib.rar

基于PYNQ复现BNN所需库文件，结合https://blog.csdn.net/qq_42334072/article/details/107966278食用更佳，仅供学习使用，github链接：https://github.com/Xilinx/finn-hlslib

2020-08-12

PYNQ-Z2矩阵乘法加速.rar

文件为PYNQ-Z2板实现矩阵乘法加速所需文件，详细操作流程可见博客：https://blog.csdn.net/qq_42334072/article/details/106769534

2020-06-15

Yolov2复现所需文件.rar

Yolov2复现所需的hls、vivado和jupyter notebook文件，配合https://blog.csdn.net/qq_42334072/article/details/106732404食用更佳

2020-06-13

Verilog原码二位乘法器

Verilog原码二位乘法器，其中两个操作数位宽为5。文件中含解释文档，代码中含tb文件和详细注释。配合https://blog.csdn.net/qq_42334072/article/details/105928385食用更佳

2020-05-05

基于Verilog设计单总线8位ALU

基于Verilog设计单总线8位ALU，含详细注释，功能包括算术运算：带进位加减法、不带进位加减法逻辑运算：与、或、异或、同或移位操作：左移、右移、清零、取反结合https://blog.csdn.net/qq_42334072/article/details/105922149食用更佳

2020-05-04

SPI协议Verilog实现

fpga spi Verilog程序非常实用，可直接编译。结合https://blog.csdn.net/qq_42334072/article/details/105900315食用更佳。

2020-05-03

uart串口verilog源码及详细设计

包含了原码和tb测试文件，代码注释详细。配合博客https://blog.csdn.net/qq_42334072/article/details/105862599食用更佳

2020-04-30

Monty Hall问题(车羊问题)matlab程序

有三扇门，门后分别放有一辆汽车和两只羊。你有机会任意选择其中一扇门，并得到门后的礼物。当你选择了一扇门后，主持人并不直接打开这扇门，而是打开另外一扇放有羊的门给你看。此时，给你一次改变选择的机会，即你可以仍然坚持上次的选择，也可以改变选择，即选择另外一扇门。你觉得改变开始的选择还是不改变开始的选择更有利？

2019-12-14

空空如也

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