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数字IC笔试题|verilog实现CRC-8的串行计算

题目如下:verilog实现:`timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////module crc(clk,rst_n,data,data_valid,crc_start,crc_out,crc_valid,crc_out_parallel);input clk,rst_n;input data; //串行输入数据input data_v

2020-06-30 19:32:23

数字IC笔试题|verilog实现N(1-8)分频的时钟分频器,占空比50%

题目如下:Verilog实现如下:module divider(clk ,rst_n ,divider_num ,clk_out); input clk,rst_n; input [3:0] divider_num; output clk_out; reg [7:0] divider_en; always@(*) begin if(rst_n==1'b0) divider_en=8'b0000_0000;

2020-06-30 18:40:07

VHDL与VerilogHDL的Testbench模板

VHDL与VerilogHDL的Testbench模板一般而言,一个testbench需要包含的部分如下:(1)VHDL:entity 和 architecture的声明;Verilog:module declaration(2)信号声明(3)实例化待测试文件(4)提供仿真激励其中第(4)步是关键所在,需要完成产生时钟信号,以及提供激励信号两个任务。VHDL Testbench中产生...

2020-05-01 08:32:21

modelsim产生:# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14 错误

**问题:**HDL程序在Quartus II 中仿真综合均不会出错,但在通过Quartus II 软件调用modelsim软件进行仿真时出现错误:# MACRO ./DDC_run_msim_rtl_verilog.do PAUSED at line 14解决: 硬件程序中调用了单端口rom IP核,在调用IP核时对如下选项进行勾选:勾选后再调用便不会再出错...

2019-11-28 22:35:22

FPGA中Verilog HDL/VHDL实现NCO(数字控制振荡器)

1.利用matlab软件将需要产生的相位计算好

2019-11-28 22:24:40

VHDL/Verilog HDL实现任意整数倍分频器

在用HDL实现分频器的时候,主要通过写计数器计数时钟的上升/下降沿来实现。偶数倍分频十分容易实现在此不加赘述,奇数倍分频需要通过计数器生成两个波形然后进行异或操作实现奇数倍分频。以下给出5倍分频、10倍分频的Verilog HDL程序代码,以及testbench测试仿真程序Verilog程序:module frequence_divider ( input clk_50M...

2019-07-21 19:57:44

FPGA 中基于RAM的移位寄存器的IP核的配置及调用

FPGA 中基于RAM的移位寄存器的IP核的配置及调用在进行FPGA开发时,经常需要借助移位寄存器来实现一定的程序功能。但如果需要构建的移位寄存器数据位宽较大,移位位数较大时,利用传统方法实现的移位寄存器将使用大量的逻辑资源。Alrea提供的IP核Shift register(RAM-based)可以方便的实现基于RAM的移位寄存器。此外该IP核实现的移位寄存器,具有参数化的抽头,抽头可以在寄存...

2019-07-17 23:18:14
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