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RSS订阅原创 一天一道Verilog编程题（六）
设计如图所示的“急拉”式环形计数器的Verilog模型。module jerky_cnt( input clk,rst_n, output reg [7:0] jer_counter ); reg [3:0] counter; always @ (posedge clk or negedge rst_n) begin if (!rst_n) counter<=1; else if (counter==4'd14) counter<=1; else
2020-07-28 10:24:51
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原创 一天一道Verilog编程题（五）
用Verilog HDL设计曼切斯特编码器曼切斯特码：为一种时钟同步的编码技术，被物理层用来同步一个位流的时钟和数据，编码的规则为用01两位码表示0码，用10两位码表示1，用一个周期的正负对称方波来表0，反相波形为1；E.G.Thomas规定1为高跳变到底，0为底跳变到高。IEEE802.4规定1为低跳变到高，0为高跳变到低。`module Manche(rst,clk,data,out); parameter integer half_clk=50; input rst,clk; input
2020-07-24 20:49:29
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原创 一天一道Verilog编程题（四）
题目如图所示，话不多说直接上代码。module filter_data_store( input clk, input rst_b, input req_in, output req_in_ack, input [31:0]data_in, output reg data_out_vld, output reg [31:0] data_out ); reg [31:0] data_reg;//输入寄存器 reg [2:0] ptr_w,ptr_r; //FIFO指针 reg f.
2020-07-21 19:36:19
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原创 一天一道Verilog编程题（三）
有一个16bit序列每个clk向左移一位，要求检测5的倍数题目要求检测出5的倍数，如若不是5的倍数那除以5必然会产生余数，所以我们可以检测16个周期后是是否有余数产生。这里用状态机来实现是比较合理的，状态定义如下：S0：余数为0；S1：余数为1；S2：余数为2；S3：余数为3；S4：余数为4；状态转换如图所示module devide_5#( parameter WIDTH_D = 16)( input serial_in, input clk,rst_n, output [2:
2020-07-21 17:19:59
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原创 一天一道Verilog编程题（二）
用Verilog实现以下问题：有100盏灯，最开始时是暗着的第一个同学，把所有开关按一次；第二个同学，隔一个按一次；第三个同学，隔两个按一次；…………第100个同学后，哪几盏灯亮着分100个时钟周期完成，每个时钟周期完成一个人的操作module light_100( input clk, rst_n, output reg [100:1]a );reg [6:0] counter;integer i;always @ (posedge clk or negedge rst_n
2020-07-21 14:41:54
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原创 一天一道Verilog编程题（－）
编写Verilog代码：输入ｉｎ，输出为ｏｕｔ，对输入in维持的周期进行计数计数周期为N，如果N＜４输出out为０；如果N＞４，则拉高out并保持N/4个周期数，限定out的输出高电平数不大于６.此题可以由状态加上两个计数器组成，状态机有４个状态分别为：S_IDLE：初始状态，S_CNT：输入信号高电平持续周期计数；S_DE：判断输出高电平持续的周期数；S_OUT:输出ｏｕｔ。代码，testbench以及仿真结果如下：module count_in( out,in,clk,rst_n);
2020-07-21 13:48:23
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原创 浅谈低功耗设计
在大规模的集成电路中，低功耗的设计尤为重要，在谈低功耗设计之前我们必须弄明白芯片的功耗有哪些。芯片功耗1、功耗和能量功耗与能量是两个概念，
2020-07-02 17:12:57
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原创 基于Verilog键盘的实现
请实现对4*4矩阵式健盘的按键识别参考书籍《Verilog HDL高级数字设计》由图可知，键盘的每一列通过一个上拉电阻，接到VCC。在检测有没有按键按下时，我们可以，先使行线同时为0，直到有一根列线被下拉到0。这时知道，有按键按下，但并不知道，是列线的确切位置。我们可以，扫描每一个列线，直到发现列线的位置。状态转换图如下图所示：在S_0状态，所有的行被置为0，当S_col为（有一个列被置为0）1时，到S_1状态。S_1状态只有第一行为低电平，其余为高电平，检测是否有列为高电平，如果S_col为1则跳
2020-06-18 17:57:59
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原创 数字IC笔试——乐鑫提前批笔试编程题源码
网上有很多乐鑫的笔试原题与部分答案，我就不重复了，这里主要针对编程题进行讲解与源码提供，如有不当或者错误欢迎指正。1、请实现对4*4矩阵式健盘的按键识别由图可知，键盘的每一列通过一个上拉电阻，接到VCC。在检测有没有按键按下时，我们可以，先使行线同时为0，直到有一根列线被下拉到0。这时知道，有按键按下，但并不知道，是列线的确切位置。我们可以，扫描每一个列线，直到发现列线的位置。状态转换图如下图所示：在S_0状态，所有的行被置为0，当S_col为（有一个列被置为0）1时，到S_1状态。S_1状态只有
2020-06-18 09:14:21
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原创 异步FIFO（二）——手撕代码
承接上一篇，FIFO的基础理论，理论基础参考《VerilogHDL高级数字设计》，Clifford的论文Simulation and Synthesis Techniques for Asynchronous FIFO Design以及张波的硕士论文：基于SOC异步FIFO的设计与形式验证。代码为自己独立完成。顶层代码：module ( clk_w,rst_w,b_w,full_w, clk_r,rst_r,b_r,empty_r, data_in,data_out,rst_n );para
2020-05-12 12:11:25
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原创 异步FIFO（一）——FIFO的理论基础
本文为学习笔记，主要参考《VerilogHDL高级数字设计》，Clifford的论文Simulation and Synthesis Techniques for Asynchronous FIFO Design以及张波的硕士论文：基于SOC异步FIFO的设计与形式验证FIFO简介FIFO为First in first out 的缩写，是一种先进先出存储器，通常用于接口电路的数据缓存，跨时钟域的数据传输。与普通的存储器的区别在于，没有外部输入的读写地址，使用读写的时钟进行读写控制，FIFO只能按顺序读写
2020-05-12 11:02:37
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原创 Verilog实现时序乘法器的设计
乘法器可以用组合电路实现，也可以用时序电路实现，组合电路实实现的乘法器性能较好，但是需要更大的芯片面积。如果追求小的芯片面积则时序乘法器是一个很好的选择。时序乘法器，结构紧凑，需要的加法器较少，适合流水线操作。1、时序乘法模块划分时序乘法器主要分为两个模块，1）控制单元；2）数据通路。数据通路结构如下图所示：需要一个加法器做部分积运算，两个移位寄存器来存储乘数与被乘数，一个固定的寄存器来存...
2020-04-30 16:50:08
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原创 Verilog阻塞与非阻塞赋值语句
在过程语句initial或者always中，有阻塞于非阻塞两种赋值方式，对于初学者而言两种赋值语句的使用容易令人迷惑，下面我们就简单介绍一下这两种赋值语句的使用。1、阻塞赋值语句操作符为“=”语法格式：变量=表达式；例：x=y在一个语句块中，阻塞赋值语句是按顺序执行的，即执行完前一条语句才能接下去执行下一条，因此被称为阻塞赋值。阻塞赋值语句的特点为：1）阻塞赋值语句的执行顺序为，先计算...
2020-04-29 09:17:47
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原创 Verilog设计交通灯
1、控制器由状态机编写module traffic_light (clk,rst_n,count,ew,sn); input clk,rst_n; input [5:0]count;//count input output [2:0] ew,sn;//light reg [2:0] ew,sn; reg [1:0] pre_state,next_state; parameter ...
2020-04-07 20:44:38
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原创 wire类型和reg类型的使用问题
wire和reg是VerilogHDL中两种常用的信号数据类型，对于如何使用这两种数据，笔者在初学时也迷惑了好一阵。下面简要讲述一下wire型和reg型数据的使用问题。首先我面需要明确，reg为寄存器数据，wire为连线型数据。在程序设计中，正确的使用wire和reg需要牢记以下几点：1）连续赋值语句（assign）只能使用wire类型；2）在过程语句块（initial，always）中，...
2020-03-10 21:41:52
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原创 SPI接口控制器
串行外设接口总线(SPI)最早由Motorola首先提出的全双工三线同步串行外围接口，采用主从模式(Master—Slave)架构，支持一个或多个Slave设备。SPI传送速率高，可编程，连接线少，具有十分良好的扩展性，是一种十分优秀的同步时序电路。１、结构简介SPI它只需4条线：串行时钟线(SCK)、主机输入/从机输出数据线(MISO)、主机输出/从机输人数据线(MOSI)和低电平有效的从机...
2020-03-10 20:29:40
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原创 UART接口控制器
主设备与从设备通过总线来进行数据通信，是一个数字系统不可或缺的一部分，本篇讲述一种常见的总线控制器UART串行数据接口，也称为串口。串口的标准一般有，RS-232、RS-422与RS-485标准，我们讲述的是RS-232接口信号。1、接口信号定义RS-232最常见的是9脚接口表1-1：RS-232接口定义在实际的应用中，我们只需要关注两个接口，数据接收（RXD）和数据发送（TXD），而...
2020-03-02 21:40:27
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原创 触发器详解——（三）T触发器
1、T触发器介绍T触发器是一种边沿敏感的存储单元。只有一个信号输入端T，在时钟有效边沿到来时，T端输入有效信号，则触发器翻转，否则触发器保持不变。因此T触发器能够实现有效的计数功能，常用于实现数字计数器。T触发器可以由J-K触发器的J，K输入端与T输入端相连得到。J-K触发器见触发器详解——（二）J-K触发器T触发器逻辑功能为：当T=0时，触发器状态不变Qn+1=Qn；而当T=1时，在脉冲有效...
2020-02-19 21:08:09
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原创 触发器详解——（二）JK触发器
1、J-K电路结构J-K触发器是时钟边沿敏感的基本存储单元。逻辑电路和逻辑符号如下图所示：图1-1：J-K触发器电路结构J-K触发器逻辑符号2、J-K工作原理在有效时钟的脉冲边沿没到达时，即clk=0，或者clk=1，或者clk由高电平跳转到低电平，与非门G3和G4将J与K端的输入信号屏蔽，触发器状态不受输入信号的影响，维持不变。在时钟上升沿信号到来时，触发器的状态将会随着J与K的...
2020-02-16 21:06:46
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原创 触发器详解——（一）D触发器
触发器是时序逻辑电路的基本单元，用来存储1位2进制信息，具有记忆和存储功能，其信息由双稳态电路来保存。触发器位脉冲边缘敏感器间，分为上升沿敏感和下降沿敏感。触发器的种类很多，由D触发器，J-K触发器，T触发器等。并且根据运用场景的不同，触发器还会有置位，复位，使能和选择等功能。1、D触发器...
2020-02-16 08:49:30
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原创 Wallace树乘法器
当前乘法器的设计主要有两种方式，Wallace树乘法器和booth编码乘法器。本篇主要讲述的是Wallace树乘法器。
2020-02-11 15:42:35
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4
原创 数字加法器
加法器被广泛的用于计算机和通信系统中，加法器从广义上来说包括加法器和减法器，减法器。在电路结构上，加法器和减法器是一样的，但是输入信号采用的是补码。1、半加器半加器即为不考虑来自低位的进位信号，半加器的真值表如表1-1所示：表1-1：由真值表可得逻辑表达式：SUM=A^BCout=A&B电路如图半加器表示如下图：Verilog HDL语言实现半加器module h...
2020-02-10 19:36:18
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原创 Verilog基础知识
Verilog基础知识模块Verilog HDL语言的基本单元为模块（module），一个模块代表一个特定功能的电路，它的基本结构为：模块调用调用的语法格式为：模块名<参数列表>实例名(端口列表);如需多次调用：模块名<参数列表>实例名1(端口列表1)；<参数列表>实例名2(端口列表2);…还可以使用阵列调用方式：模块名<实例阵列...
2020-02-09 11:03:02
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