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原创 IC/FPGA一文练完
①锁存器我们定义：①Q = 1，且Q’ = 0 为锁存器的1状态②Q = 0，且Q’ = 1 为锁存器的0状态③Q为现在的状态，Q*为下一个状态，Q’为Q反其真值表及功能如下：②触发器触发器与锁存器的不同在于，它除了置1置0输人端以外,又加了一个触发信号输入，只有当触发信号到来时，触发器才能按照输人的置1、置0信号置成相应的状态，并保持下去，我们将这个触发信号称为时钟信号，记作CLK。下面讲讲触发器的几种类型：SR触发器：Q* = S + R’QJK触发器：Q* = JQ’ + K’Q
2022-07-06 15:12:16
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原创 FPGA综合项目——SDRAM控制器
FPGA综合项目——SDRAM控制器目录整体框架串口接收模块接收模块测试仿真串口发送模块发送模块测试仿真整体框架串口接收模块接收模块测试仿真串口发送模块发送模块测试仿真
2021-10-03 17:41:37
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原创 ICer技能03Design Compile
Design Compile是完成RTL代码编写且功能仿真之后的逻辑综合工具，其作用就是将前端设计工程师编写好的RTL代码，映射到指定的工艺库上，通过约束、优化，形成门级网表文件当然打开前要先安装好DC工具。使用界面打开使用命令行打开使用tcl脚本4.2 设置寻找路径DC会寻找search_path目录中指定的设计和库文件通常包括Verilog、库和脚本的目录用户可以将目录添加到默认列表中4.3 指定工艺库需要指定的库有两个target library：生成门级网表用的，如台
2022-06-22 12:47:12
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原创 ICer技能02makefile脚本自跑vcs仿真
在win上跑过modelesim仿真的都知道，我们需要准备好两个.v文件，然后一顿界面的操作点来点去，最后才生成波形，这对于开发者来说是相当低效的，所以今天记录一下linux下使用makefile脚本自跑vcs仿真。下面直接开始从零写一个简单的makefile脚本来自动化操作vcs仿真，当然要有一定的linux基础操作的知识，这个看个半小时基本命令的使用都能直接上手了，小case①首先我们进入终端，用ls命令看看有什么文件②我们看到只有一个add_vcs的文件夹③忽略这个文件夹，重新建立一个add_t
2022-06-21 14:18:34
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原创 ICer技能01正则匹配
①把所有单词help或Help都改为大写的HELP:%s/[Hh]elp/HELP/g②使用单个空格替换一个或多个空格:%s/ \ +//g③删除所有空行(没有任何字符，除了一个回车符)④删除含有某些字符的行:g/ERROR/d⑤删除每行的所有的前导空格:%s/^ *//g⑥在文件中的每一行的开始插入“->”:%s/^/->/g⑦删除以[a,b,c]开头的行:%s/^ [a|b|c].*$//g⑧使用“\ (”和“\ )”符号括起正规表达式，即可在后面使用\1 \2等变量来访问 \ (和\ )中
2022-06-20 19:00:14
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原创 Verilog RTL 代码实战 08——串口通信处理DIY
目录1.通信处理的意义2.实现的功能3.功能实现分析1.通信处理的意义我们现在已经在06、07两篇文章中完成了单独的发送和接收命令，但是只是传输数据而已，那什么时候传送，什么时候结束这样的问题还没解决；因此这里通过对通信的处理来实现我们想要的自定应串口通信，下面一起来DIY我们自己设计的串口通信2.实现的功能①假设我们一次要获得8个数据，数据位宽为8，那么在一堆数据流中怎么才能区别有用无用信号呢？我们可以通过添加起始帧和结束帧；②当收8’h01时，表示开始传输；③当接收完8个数据后，传输结束；
2022-03-03 00:25:38
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原创 Verilog RTL 代码实战 07——RS232串口发送模块
目录1.时序2.分析3.verilog代码4.测试仿真1.时序发送模块的功能在于：对输入的一个多位数据，按照波特率规定的时间拆分成一位一位的数据发送①tx模块多了一个触发信号，也就是rx模块的rx_over作为tx模块的trig信号②同样是tx的第一个下降沿来之后，开始发送；发送完成后拉高，结束传输③传输的速率看波特率，根据波特率计算每个数据发送所需要的时间2.分析①同样使用两个计数器，分别计数一个bit的时间和bit的个数②使用一个寄存器存下输入进来的发送数据③标志flag_tx的有效
2022-02-26 16:06:44
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原创 Verilog RTL 代码实战 06——RS232串口接收模块
目录1.时序2.分析3.verilog代码4.测试仿真1.时序RS232串口是一位数据的输入，通过多次传输最好传达相应的数据。而接收模块的作用则是将一位一位的输入进行整合，得出输入的最终数据①当rx输入有第一个个下降沿，传输开始；数据传完给1拉高，结束本次传输②一共10个数据，第一个0构成下降沿，后面的8个位数据位，最后一位是停止位1③传输的速率看波特率，根据波特率计算每个数据发送所需要的时间2.分析①下降沿开始传输——那么我们就要做一个监沿器来识别下降沿，这里还要额外考虑一个问题，那就是r
2022-02-26 14:01:06
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原创 Verilog RTL 代码实战 05——监沿与PWM输出
目录1.监沿器2.PWM输出1.监沿器监沿器用来鉴定上升沿或下降沿具体实现：前一刻时钟与现时刻时钟比较信号经打一拍处理后存为前一刻信号，即比原信号慢了一个时钟的信号，因此可以根据两者的比较检测出上升沿或者下降沿。当现时刻为1，前时刻为0时，说明从上个时钟的0，变为这个时钟的1，判断出上升沿，同理可以判断出下降沿。具体代码如下：module identify_tool( input clk, input rst_n, input signal, output wire pose,
2022-02-24 19:55:05
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原创 Verilog RTL 代码实战 04——序列检测器的两种实现方法
目录0.序列检测器的作用1.用状态机实现序列检测器2.用移位寄存器实现序列检测器0.序列检测器的作用序列检测器：将一个指定的序列从数字码流中识别出来。下面设计一个序列检测器，将码流中的“10010”序列检测出来：①三个输入，clk，rst_n，x，其中x是一位的输入，由x传输的多个数据构成码流②输出z，在检测到完整的10010序列时，z拉高1.用状态机实现序列检测器这个在我的FPGA实例的第7个文章有介绍，包括代码和测试文件：链接：FPGA实例07——序列检测器设计及测试（使用状态机）2.用
2022-02-24 14:16:50
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原创 Verilog RTL 代码实战 03——奇偶分频
目录1.偶数分频2.奇数分频3.小数分频4.带占空比要求的分频1.偶数分频2.奇数分频3.小数分频4.带占空比要求的分频
2022-02-23 18:37:14
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原创 Verilog RTL 代码实战 02——多路选择器MUX
目录1.MUX应用2.二选一MUX3.四选一MUX1.MUX应用①多路选择器是常见的选通器件，主要用于通道的扩展、复用；②多路选择器又叫多路选择开关，可以根据需要选通某一路或者某几路从而达到通道扩展或者复用的目的；③常见的有二选一、四选一、八选一等；④符号（下图为二选一）：2.二选一MUX二选一的MUX还是非常简单的，用一个三目运算符就搞定了： module MUX21 ( input a,b; input sel; output out ); assign o
2022-02-22 20:33:34
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原创 Verilog RTL 代码实战 01——半加器全加器
目录1.半加全加的区别2.一位半加器代码3.一位全加器代码4.多位的加法器1.半加全加的区别半加器没有进位输入——c_in，只有两个输入全加器有进位输入c_in，有三个输入2.一位半加器代码现在知道了半加器的功能，但是还不知道具体的逻辑表达式，因此还不能得出整个半加器的输入输出关系，下一步需要列出真值表，利用卡诺图得出逻辑表达式。因为变量不是很多，可以跳过卡诺图直接得出输入输出关系：c_out = a & b (与)sum = a ^ b （异或）所以代码如下： mo
2022-02-22 16:31:38
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原创 FPGA知识积累【6】
目录1.滤波器类型2.最 小/大 项性质3.高速低速信号4.包处理性能计算5.时钟类型6.操作符优先级7.8421码8.Verilog可综合的语句1.滤波器类型模拟滤波器分为有源和无源，在上一节已经见过——FPGA知识积累【5】第6点现在讲讲数字滤波器的类型：①按照频带分类：W为某截至频率低通滤波器(LPF)：通带0 ~ W带通滤波器(BPF)：通带W1 ~ W2带阻滤波器(BSF)：阻带W1 ~ W2 （限波）高通滤波器(HPF)：通带 W ~ ∞全通滤波器(APF)：全通②按响应类
2022-02-11 12:56:02
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原创 FPGA知识积累【5】
目录1.各种存储器2.四种复用方式3.分析电路逻辑4.防止亚稳态的措施5.基尔霍夫定律6.有源无源滤波器7.FPGA设计流程8.FPGA芯片结温1.各种存储器①SRAM：静态随机存储器，存取速度快，但容量小，掉电后数据会丢失，制造成本较高，通常用来作为快取(CACHE) 记忆体使用。②FLASH：闪存，存取速度慢，容量大，掉电后数据不会丢失③DRAM：动态随机存储器，必须不断的重新的刷新(REFRESHED) ，价格比SRAM便宜，但访问速度较慢，耗电量较大，常用作计算机的内存使用。④SSRAM：
2022-02-10 15:55:05
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原创 FPGA知识积累【4】
目录1.逻辑电平2.上拉电阻3.同步异步复位4.MOORE 与 MEELEY状态机5.静态、动态时序模拟6.LATCH和DFF7.状态图8.可编程逻辑器件有哪些？1.逻辑电平我们常见的逻辑电平主要有两大类：TTL以及CMOS，分为12V、5V、3.3V①TTL与CMOS是不能直接连接的，因为TTL电平是在0.3~3.6V之间，而CMOS则是5V或者12V的电平②CMOS输出可以直接连到TTL上，而相反的，TTL的输出则需要接上拉电阻到CMOS的5V或者12V2.上拉电阻上拉电阻可以说是电路设计里
2022-01-29 01:04:45
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原创 FPGA知识积累【3】
目录1.查找表（LUT）原理与结构2.FPGA基本结构3.FPGA的RAM、ROM、CAM1.查找表（LUT）原理与结构①查找表简称LUT，本质上就是一个RAM。目前FPGA中多数使用的是4输入的LUT，所以可以看成一个有4位地址线的RAM。②当描述了一个逻辑电路以后，FPGA 开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入 RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。2.FPGA基本结构目前主流 FPGA 都采用了
2022-01-23 01:53:09
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原创 FPGA知识积累【2】
目录1.时序约束2.多bit信号异步处理3.FPGA与CPLD4.锁存器和触发器的区别5.FPGA芯片内的两种存储资源6.时钟抖动7.时钟的使用8.时序电路的延时1.时序约束①时序是什么？在了解时序约束之前，我们必须要知道时序是什么？时序时序，顾名思义就是时间的先后顺序，芯片内是电路在工作，那么什么时候工作，什么时候不工作，这个就是时序。②时序约束在时序不出错时设计的电路才能发挥其正确的功能，因此，为了保证设计的电路的成功应用，我们需要对时序进行约束以满足设计的要求，这就是时序约束。③怎么约束？
2022-01-18 12:47:58
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原创 FPGA知识积累【1】
目录1.同步异步逻辑2.同步异步电路3.时序设计4.建立时间和保持时间5.触发器为什么要满足两个时间6.亚稳态1.同步异步逻辑同步逻辑：与时钟之间有固定的关系的逻辑。特点：当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入有无变化，状态表中的每个状态都是稳定的。（某些时钟触发的触发器）异步逻辑：与时钟之间没有固定的关系的逻辑。特点：电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。（复位按键）2.同步异步电路和上面的同步异步逻辑类似
2022-01-13 23:10:14
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原创 胡乱捣鼓03——PID定身12cm直线追踪小车做起来~
目录1.通俗理解PID1.1PID是什么呢？1.2 P、I、D （用来干嘛？）2.小车搭建3.PID代码不过12行4.调参与分析5.视频1.通俗理解PID本项目的小车用到位置式PID，所以主要描述位置式PID的用法，通过这个简单的例子就能领悟PID的精髓：1.1PID是什么呢？首先，PID有两个层面的意思，一个是PID这种算法，是一种控制算法，用于稳定控制。再者，PID是P(比例项)、I（积分项）、D（微分项）的和，是算出来的一个值，也就是说：PID=P+I+D，那么P、I、D又代表什么呢？1.
2022-01-05 21:40:26
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原创 FPGA实例06——FPGA驱动超声波模块
目录1.超声波模块原理2.测试框架3.FPGA驱动代码3.1 超声波模块（ultrasonic）3.2 串口发送模块3.3 顶层模块4.测试情况1.超声波模块原理此处的超声波模块为HY-SRF05，如下图。相比于04多了一个out口，本次实验也没有用到out口的功能，悬空就行。HY-SRF05超声波测距模块可提供2CM-450CM的非接触式距离感测功能，测距精度可高达3M，模块包括超声波接收器、发射器与控制电路。此模块的引脚如下：名称功能vcc5v供电trig控制端，给
2022-01-05 15:56:28
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原创 FPGA实例05——FPGA独立按键驱动舵机
目录1.舵机驱动原理2.Verilog代码设计3.测试代码4.上板分析1.舵机驱动原理一盏灯是怎么亮的呢？在灯的两端加上电压灯就亮了，显然是一直给电灯提供电压，灯就能一直亮着。那么舵机直接给电压能不能转呢？显然是不能的，上电能直接转动的是那叫马达，而舵机则多了一根专门的控制线——信号线。也就是说，马达是两线的（正负两根线），舵机是三线的（正负线+信号线）。我们说既然是信号，那么就有固定的对应方式。某一信号就必然对应着某一命令。那么舵机的信号是如何做到一一对应的呢？首先，一根信号线能提供的信息就是它
2021-12-07 22:34:41
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原创 胡乱捣鼓02——AMG8833+Arduino+插值 实现DIY热成像
目录1.效果2.原理3.设备4.接线5.代码1.效果大家也知道AMG8833模块属于比较低端的红外温度采集传感器，探测精度也不高，距离条件也不是特别好，远一点就没有轮廓而是一团圆形了。所以这个是我目前做的个人认为比较不错的效果图了（其实也就那样），话不多说，我们先看效果吧。以下是1.44寸tft屏幕的效果图：以下是1.8寸的tft的效果图：2.原理博主这里采用的是二次的线性插值。比方说一幅图由4个像素点y1，y2，Q21，Q22组成，那么在这四个像素点的中间插上与原始像素点（4个）加权过
2021-11-25 14:01:54
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原创 PCB封装下载方法(亲测有效)
画PCB封装？不存在的！能下的都下，不能下的再画！目录1.Electronic Component Search Engine2.IC封装网1.Electronic Component Search Engine这是一个买电子类器件的网站，直接搜索想要的封装或者元器件，下载即可。这里下下来的文件有各个类型的。当然你要在这个网站注册。https://componentsearchengine.com/2.IC封装网这个网站也时需要注册登录。记得用ie浏览器，我用的360登不进去。免费
2021-11-24 14:12:31
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原创 Candence PCB Allegro⑤DRC、光绘及其他命令
目录1.DRC检查2.光绘2.1 提取钻孔表格2.2 输出钻孔文件及槽孔文件2.3 放置mark点2.4光绘参数设置2.5 光绘输出2.6 IPC网表输出2.7 坐标文件输出2.8 光绘检查3. 其他命令3.1 铺地铜3.2 阵列过孔3.3 丝印处理3.4 参数标注说明3.5 report命令（常用）3.6 多余线孔处理3.7 过孔替换3.8 正背面元器件分离3.9 自动等长3.10 协同合作（工程师模式）3.11 铜皮优先级3.12 显示与隐藏铜皮3.13 走线泪滴的添加3.14 单独管与脚铜皮连接3.1
2021-11-18 23:22:10
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原创 Candence PCB Allegro④约束规则管理与布线
目录1.约束规则管理器1.1 线宽规则 （physical）1.2 线距规则（spacing）1.3 区域规则（region）1.4 过孔1.约束规则管理器做规则检查之前，要把相应的检测开关打开 set up—constraints—constraints manager1.1 线宽规则 （physical）通常设置line width、neck width、pad-pad connect，然后在net中进行set。1.2 线距规则（spacing）一般全部设成6mil，在net中set。
2021-11-11 12:46:12
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原创 Candence PCB Allegro③网表导入及其他操作
目录1.BGA封装的自动创建2.不规则（异型）焊盘的创建3.板框绘制4.不规则板框绘制5.布局布线区域1.BGA封装的自动创建bga的封装可以跟随PCB editor中的向导（wizard）来完成绘制，选择package symbol（wizard），跟随向导完成BGA的封装创建。当然这个向导是不止BGA封装的，还有很多其他类型的封装，如DIP、SOIC等。2.不规则（异型）焊盘的创建pad designer 只能快速绘制一些规则的焊盘，像圆形、长方形等等。但我们要创建不规则焊盘时，就要现在PC
2021-11-08 13:24:14
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原创 Candence PCB Allegro②插件封装绘制
目录1.通孔焊盘的创建1.1 flash文件1.2 规则通孔焊盘创建插件封装，就是有针脚的封装，我们下面来做下图的插件封装：1.通孔焊盘的创建插件封装，那肯定就要有孔，那么我们就要制作通孔焊盘。通孔焊盘分为两个部分，一个就是flash文件，另一个就是规则通孔焊盘。下面我们先来做flash文件。1.1 flash文件创建flash symbol，制作我们负片层的热风焊盘。之后add–flash，因为我们在①的帖子中已经把单位改成了mm，所以我们在输入尺寸的时候以mm为单位。根据设计标准，将内径
2021-11-07 15:47:01
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原创 Candence PCB Allegro①贴片封装绘制
目录1.env文件自行设置快捷键2.stroke手势命令3.常规标贴封装的创建3.1 贴片焊盘创建3.2 贴片封装创建1.env文件自行设置快捷键这个并不是学习PCB必学的内容，只是方便我们平时PCB设计时更加便捷高效这里只是简单知道有这么一个东西。2.stroke手势命令这个也并不是学习PCB必学的内容，只是方便我们平时PCB设计时更加便捷高效这里只是简单知道有这么一个东西。3.常规标贴封装的创建以下面的功率电感为例，我们学习以下在、如何做它的封装。3.1 贴片焊盘创建在做封装之前，我们
2021-11-06 22:34:18
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原创 Candence PCB 原理图绘制
目录1.创建原理图工程2.绘制简单分裂元器件3.homogeneous与heterogeneous4.运用excel绘制复杂元器件1.创建原理图工程打开cadence软件后，新建工程 new project，如下图所示。新建完成以后我们得到一个dsn文件，也就是我们所需的原理图文件。在整个工程中，有原理图的总成，以及构成原理图的一些元器件，而这些元器件泽需要放在我们的原件库当中。2.绘制简单分裂元器件找到PCB板所需的某原件的原理图，创建原件库，并将画好的有、某原件放到元件库中。在刚创建的工程中
2021-11-05 17:40:42
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原创 FPGA实例04——序列检测器设计及测试
序列检测器：将一个指定的序列从数字码流中识别出来。下面设计一个序列检测器，将码流中的“10010”序列检测出来：①三个输入，clk，rst_n，x，其中x是以为的输入，多个x的数据构成码流②输出z，在检测到完整的10010序列时，z拉高③由此我们需要用一个状态机来记录检测的状态，具体如图所示：④状态变化规律复位后处于IDLE状态在IDLE状态时，当x为1，进入A状态，否则保持IDLE状态在A状态时，当x为0，进入B状态，否则保持A状态
2021-10-17 16:39:30
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原创 Verilog数字系统设计思考题（持续更新）
Verilog数字系统设计01——思考题1.什么是信号处理电路?它通常由哪两大部分组成?答：信号处理电路是进行一些复杂的数字运算和数据处理，并且又有实时响应要求的电路。它通常有高速数据通道接口和高速算法电路两大部分组成。2.为什么要设计专用的信号处理电路?答：因为有的数字信号处理对时间的要求非常苛刻，以至于用高速的通用处理器也无法在规定的时间内完成必要的运算。通用微处理器芯片是为一般目的而设计的，运算的步骤必须通过程序编译后生成的机器码指令加载到存储器中，然后在微处理器芯片控制下，按时钟的节拍，逐
2021-10-01 20:17:56
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原创 数电技术基础大恶补10：AD/DA
数电技术基础大恶补10：AD/DA目录1.DA1.1 DA分类1.2 DA的精度与速度2.AD2.1 AD分类2.2 AD的精度与速度1.DA1.1 DA分类1.2 DA的精度与速度2.AD2.1 AD分类2.2 AD的精度与速度
2021-09-30 16:55:44
2311
原创 数电技术基础大恶补09：脉冲产生及其整形
数电技术基础大恶补09：脉冲产生及其整形目录1.脉冲的主要参数2.施密特触发电路3.单稳态电路4.多谐振荡电路5.脉冲电路分析方法6.555定时器1.脉冲的主要参数2.施密特触发电路3.单稳态电路4.多谐振荡电路5.脉冲电路分析方法6.555定时器...
2021-09-30 13:00:30
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原创 数电技术基础大恶补08：时序逻辑电路
数电技术基础大恶补08：时序逻辑电路目录1.时序逻辑电路2.时序电路的分类3.时序逻辑电路的分析方法4.常用时序逻辑电路4.1 移位寄存器4.2 计数器4.3 顺序脉冲发生器4.4 序列信号发生器5.时序电路设计方法6.时序电路动态特性1.时序逻辑电路特点：①任一时刻的输出不仅取决于该时刻的输入，还与电路原来的状态有关。②在电路结构上，包含存储电路和组合电路，存储器状态和输入变量共同决定输出，如下图所示。它的结构框图如下：它的描述方法通过三个方程组来实现，分别是输出方程、驱动方程、状态方程
2021-09-27 17:21:16
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原创 数电技术基础大恶补07：存储器
数电技术基础大恶补07：存储器目录1.锁存器2.触发器2.1 电平触发触发器2.2 边沿触发触发器2.3 脉冲触发触发器3.触发器逻辑分类3.1 SR触发器3.2 JK触发器3.3 T触发器3.4 D触发器4.触发器的动态特性4.1 建立时间4.2 保持时间（先到）4.3 传输延迟时间（晚走）4.4 最高时钟频率5.寄存器6.存储器6.1SRAM6.2 DRAM6.3 ROM7.容量扩展1.锁存器SR锁存器时静态存储单元中最基本的最简单的一种，如图所示。我们定义： ①Q = 1，且Q’ = 0 为
2021-09-26 16:58:05
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原创 数电技术基础大恶补06：组合逻辑电路
数电技术基础大恶补06：组合逻辑电路目录1.什么是组合逻辑电路？2.组合逻辑电路的分析方法3.组合逻辑的设计方法4.常用组合逻辑电路模块4.1普通编码器4.2 优先编码器4.3 译码器4.4 数据选择器4.5 一位加法器4.6 多位加法器4.7 数值比较器5.组合逻辑中的竞争-冒险现象6.消除竞争冒险的方法1.什么是组合逻辑电路？任意时刻输出仅仅取决于该时刻的输入，与电路原来的状态无关，这种电路就叫组合逻辑电路。通俗的说，输入变化，输出立即变化，电路没有记忆原件。2.组合逻辑电路的分析方法所谓分析
2021-09-25 16:55:38
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原创 数电技术基础大恶补05：TTL门电路
数电技术基础大恶补05：TTL门电路目录1.双极性三极管结构2.三极管反相器3.TTL反相器4.TTL反相器的静态输入输出特性5.扇出系数6.TTL反相器的动态特性6.1延迟时间6.2 交流噪声容限6.3动态尖峰电流7.其他TTL门电路8.集电极开路输出门电路（OC门）9.TTL三态门1.双极性三极管结构所谓TTL，就是三极管–三极管–逻辑的简称。一个独立的双极性三极管包括：管芯、三个电极（基极，发射极，集电极）、外壳而根据管芯的三层半导体分成NPN和PNP两种类型。以NPN型为例，当发射极正
2021-09-13 16:17:15
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