塔克拉玛与大兴安岭的博客

转载 【高速接口-RapidIO】1、RapidIO协议概述

【高速接口-RapidIO】1、RapidIO协议概述一、RapidIO背景介绍RapidIO是由Motorola和Mercury等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。RapidIO主要应用于嵌入式系统内部互连，支持芯片到芯片、板到板间的通讯，可作为嵌入式设备的背板（Backplane）连接。...

转载 Vivado-hls使用实例－详细教程

【引言】本系列教程演示如何使用xilinx的HLS工具进行算法的硬件加速。分为三个部分，分别为HLS端IP设计，vivado硬件环境搭建，SDK端软件控制。在HLS端，要将进行硬件加速的软件算法转换为RTL级电路，生成便于嵌入式使用的axi控制端口，进行数据的传输和模块的控制。工程源码【HLS介绍】HLS可以将算法直接映射为RTL电路，实现了高层次综合。vivado-HLS可以实现直接...

转载 从静态时序分析和时序路径约束引出对时序违例的优化方法

1、静态时序分析基础2、基本的同步时序路径约束建立时间，保持时间为了确保寄存器在时钟沿稳定采集数据，那么必须要满足寄存器的建立，保持时间要求。建立时间要求：在寄存器有效时钟沿之前至少Tsetup时间，数据必须到达且稳定。如下图所示。保持时间要求：在数据采集有效时钟沿之后，数据必须维持最短Thold时间不变。如下图所示。建立时间裕量计算同步时序电路如下图所示。这里对后面一个寄存器进...

转载 华为IC/FPGA笔试真题

学习摘自科技评书芯片（数字）验证

原创 System Verilog学习笔记

验证工作：设计团队和验证团队会根据功能需求做各自相应的计划，design plan,verification plan;同步进行testbench工作量非常大被测对象输入数据：头，目的地，一帧数据标志，数据有效信号上升沿采样输入输出都是串行，点对点，无缓冲复位信号验证只能是对某些验证完了，不可能全部都验证完，它是无底洞找准出现问题的地方，是RTL还是tes...

原创 EBAZ4250 zynq7010矿板改造运行-收集教程转载

EBAZ4250 zynq7010矿板改造运行调试博客：转载：zynq7010之EBAZ4205之helloworldzynq[1] 矿板helloworld和网口

原创 【HFSS导入brd文件报anstranslator警告，免费ODB++软件】

链接: https://pan.baidu.com/s/1qvm6j0yusvfJwss2sVpBbw 提取码: 9h9i。最近用HFSS2021打开brd文件，一直报错，anstranslator警告；最后下载了个ODB++软件，brd转成odb就可以导入了。

原创 FT601Labview上位机通过 USB3.0 调用读取数据

FT601Labview上位机通过 USB3.0 调用读取数据bulk块传输

原创 vivado 报错:incorrect freePtr. Call out of sequence?

1、通过在TCL命令框输入reset_project，之后重新生成工程就没这个错误了2、或者是计算机名称有中文设置->系统->关于->修改名称

转载 Vivado中信号被优化掉，无法使用探针

转载：写了一段 Verilog代码，辛辛苦苦花了很长时间综合，在debug的过程中，却找不到需要debug的信号了，查看网表发现没有？这种情况是因为我们的某些中间信号被优化掉了。被优化掉的原因有可能是你这个信号确实对后面的输出没用，我写的这个项目由于还在中间过程，功能还没有完善，所以不想把大量的中间信号作为输出，所以被优化掉了，以至于在debug过程中找不到这些信号。如何解决这个问题呢？很简单，最常用的就是在变量定义的时候添加语句：（* keep = “true” *）例如：这样即可，从网

转载 常用11种滤波算法程序代码

转载自：极客工坊，作者：shenhaiyu1、限幅滤波法（又称程序判断滤波法）/*A、名称：限幅滤波法（又称程序判断滤波法）B、方法： 根据经验判断，确定两次采样允许的最大偏差值（设为A）， 每次检测到新值时判断： 如果本次值与上次值之差<=A，则本次值有效， 如果本次值与上次值之差>A，则本次值无效，放弃本次值，用上次值代替本次值。C、优点： 能有效克服因偶然因素引起的脉冲干扰。D、缺点： 无法抑制那种周期性的干扰。 平滑度差

转载 拉普拉斯算子的FPGA实现方法

引 言在图像处理系统中常需要对图像进行预处理。由于图像处理的数据量大，对于实时性要求高的系统， 采用软件实现通常难以满足实时性的要求。Altera的QuartusⅡ作为一种可编程逻辑的设计环境，由于其强大的设计能力和直观易用的接口，越来越受 到数字系统设计者的欢迎。QuartusⅡ支持Altera的IP核，包含了LPM／Megafunctions宏功能模块库，设计者只需要选取设置这些 功能模块的...

原创 USB3.0 Micro-B引脚定义和封装尺寸

转载 【高速接口-RapidIO】4、Xilinx RapidIO核详解

摘自FPGA之家一、RapidIO核概述RapidIO核的设计标准来源于RapidIO Interconnect Specification rev2.2，它支持1x，2x和4x三种模式，每通道的速度支持1.25Gbaud，2.5Gbaud，3.125Gbaud，5.0Gbaud和6.25Gbaud五种。RapidIO核分为逻辑层（Logical Layer），缓冲（Buffer）和物理层（...

转载 【高速接口-RapidIO】3、RapidIO串行物理层的包传输过程

一、引言前几篇文章已经谈到RapidIO的协议，串行物理层与控制符号。RapidIO协议包括读事务（NREAD），写事务（NWRITE），流写事务（SWRITE），有响应的写事务（NWRITE_R），原子操作（ATOMIC），维护操作（MAINTENANCE），门铃事务（DOORBELL）和消息（MESSAGE）这几种。RapidIO的串行物理层是基于SERDES的，关于SERDES涉及的一...

转载 【高速接口-RapidIO】2、RapidIO串行物理层的包与控制符号

转载自FPGA之家一、RapidIO串行物理层背景介绍上篇博文提到RapidIO的物理层支持串行物理层与并行物理层两种，由于Xilinx 部分FPGA内部已经集成了串行高速收发器，所以用FPGA实现RapidIO大多都是基于串行物理层的。本文将主要讨论一下RapidIO串行物理层的包格式与控制符号。 RapidIO串行物理层,通常称为串行RapidIO，简称为SRIO（Serial-Ra...

转载 【干货分享】提升Xilinx文件（国外文件）下载速度和可靠性的办法

作者：付汉杰，[email protected]文章转载自：赛灵思中文社区论坛Xilinx文件基本都放在国外的服务器上。如果直接使用浏览器下载，在国内下载，速度一般比较慢。如果超过时间没有下载完，连接还会失效，导致反复下载也不能成功，成功率比较低。为了提升Xilinx文件下载速度和可靠性的办法，建议使用专门的下载工具。先在xilinx下载网站登录，使用浏览器下载指定文件，在浏览器的下载界面上获...

转载 赛灵思Xilinx可用资源的获取途径

作者：Zhendong Wu文章来源：赛灵思中文社区论坛今天来和大家聊聊我们提供的各类支持的资源。大家在做设计中离不开各类的技术文档，遇到问题时也急需各类资源来支持。赛灵思拥有各种在线资源，包括技术文档、答复记录、维基和论坛，本篇博文正出自论坛。根据当前所使用的设计的类型以及设计当前所处的阶段，你可以在下文的介绍中来判断应查找哪些资源。希望在读完本文以后了解每项资源的信息以及最适合的使用场景，...

原创 Vivado IP核锁定的两种解决方法

发生IP核锁定，一般是Vivado版本不同导致的，下面介绍两种方法：一、常用的方法1.生成IP核的状态报告 Tools -> Report -> Report IP Status2.点击Upgrade SelectedUpgrade3.更新完成后IP Status从此，被锁住的IP就可以正常配置了。二、下面介绍另一种方法，对应上述方法不能使用的情况（Upgrade S...

转载 quatus2下调试利器SignalTap的详细使用教程

1.1对于 FPGA 开发者而言SignalTap II 的出现解决了 FPGA 设计中信号分析的难题，SignalTap II 全称为 SignalTap II Logic Analyzer，从名称上可以看出它本质上就是一个逻辑分析仪，不同的是它是免费的：硬件部分用 FPGA 内部资源实现，软件集成在了 Quartus II中。它可以对 FPGA 的输入输出管脚及任意内部信号进行逻辑分析，能迅...

转载 滑动平均滤波器的verilog实现

最方便实现的求均值方法便是滑动平均滤波器，之所以称之为滤波器是因为该算法本身有一种保留低频分量、滤除高频分量的特性。　如3点滑动平均滤波器的输出y(n)=[x(n-2)+x(n-1)+x(n)]/3。滑动平均滤波器的频率响应是1。上述示例x(n)的每个取样点权值相同，都为1/3。也可以为每个取样点选择不同的权值，即为加权滑动平均滤波器 。FPGA设计在Quartus II开发环境下完成8点...

转载 简易RISC软核CPU设计

1，简介该工程已开源至GitHub，请自行点击查看FPGA设计中在IP核的提供方式上，通常将其分为软核、固核和硬核这3类。软核(Soft IP Core) : 软核在EDA 设计领域指的是综合之前的寄存器传输级(RTL) 模型；通常遍是指以HDL代码（Verilog，VHDL…）为形式的可综合源代码；固核(Firm IP Core) :固核在EDA 设计领域指的是带有平面规划信息的网表；硬核 ...

转载 基于FPGA的直流电机PWM控制系统

一，项目要求通过FPGA的数字PWM对电机进行控制。要求可以显示直流电机马达的转速，可以利用按键来控制电机的转速和转动的方向。本工程使用的开发平台为DE1-SOC开发板。利用quartus18.2开发软件。直流电机马达使用电机驱动模块来进行驱动。二，工程实现原理该工程由 测速模块，输入控制模块，数码管显示模块，pwm波形发生器模块组成。各个模块的功能如下：(1) 测速模块：用于测量电...

转载 基于FPGA的图像旋转设计

该项目是参加2019届全国大学生FPGA大赛的作品，系统主要实现视频任意角度旋转。利用国产的紫光同创公司的FPGA芯片作为开发平台，视频图像从摄像头实时采集，经过算法旋转后，通过hdmi接口显示。该项目最终晋级决赛，并获得紫光同创企业特别奖。https://github.com/WayneGong/00_Image_Rotate该项目的工程源代码，详细的文档说明，MATLAB仿真代码。FPG...

转载 XILINX FPGA底层硬件资源

XILINX FPGA 芯片整体架构如下所示，整个芯片是以BANK进行划分的，不同的工艺、器件速度和对应的时钟具有不同的BANK数量（下面截图是以K7325tffg676为例）：左边的BANK都是HR BANK，右侧的最下面三个是HP BANK，最上面的四个BANK是transceiver。芯片的主要资源分为以下几个方面：1、Slice逻辑资源2、Slice Logic Distribu...

转载 AXI基础第5讲——创建 AXI4-Lite Sniffer IP 以在赛灵思 Vivado IP Integrator 中使用

该技术文章来源于Xilinx中文论坛 “Xilinx 产品设计与功能调试技巧 “ 板块，更多内容请访问 https://forums.xilinx.com/cn此次转载已获授权，如需转载，请写明出处作者及赛灵思论坛链接并发邮件至[email protected]，未经Xilinx及著作权人许可，禁止用作商业用途引言在某些情况下，通过嗅探 AXI 接口来分析其中正在发生的传输事务是很有用的。在本...

转载 TCL的语法及其在vivado下的使用

关于TCL的语法，推荐一个在线网址学习。Tcl基本语法Tcl语言的基本语法熟练掌握需日常不断练习。Xilinx网站上有很多相关资料，这里推荐一个跟Tcl相关的文档UG835希望对大家学习Vivado和Tcl有所帮助。下面主要介绍TCL脚本在vivado下的使用Xilinx的新一代设计套件Vivado相比上一代产品ISE，在运行速度、算法优化和功能整合等很多方面都有了显著地改进。但是对初...

转载 摩尔状态机和米利状态机的区别

根据状态机的输出是否与输入条件相关来区分Moore状态机和Mealy状态机。Moore状态机：输出仅仅与当前状态有关；如下实例，如三段式写法来写的一个序列检测的状态机（【 FPGA 】序列检测器的Moore状态机实现），状态机最后的输出部分：always @*begin if(current_state == s4) dout = 1; else dout = 0;end...

转载 verilog多种方式实现乘法器

乘法器的verilog实现（并行、移位相加、查找表）并行乘法器，也就是用乘法运算符实现，下面的代码实现8bit无符号数的乘法。代码：module mult_parrell(rst_n, clk, a, b, ...

转载 AXI 基础第4 讲——使用 AXI VIP 作为 AXI4 主 (Master) 接口的协议检查工具

该技术文章来源于Xilinx中文论坛 “Xilinx 产品设计与功能调试技巧 “ 板块，更多内容请访问 https://forums.xilinx.com/cn此次转载已获授权，如需转载，请写明出处作者及赛灵思论坛链接并发邮件至[email protected]，未经Xilinx及著作权人许可，禁止用作商业用途在 AXI 基础第 2 讲 一文中，曾提到赛灵思 Verification IP (A...

转载 FPGA上同步翻转噪声

同步切换噪声的定义当大量的输出管脚在同一个时刻从高电平到低电平的切换或者从低电平到高电平的切换，会在相邻的管脚上引入噪声，这就是同步切换噪声。典型的一个同步切换噪声的测试设置如图。设置中，FPGA 器件的输入输出的电平标准配置为SSTL18 ClassII。多个在同一时刻不断翻转的输出管脚定义为干扰者。一个保持为高或者低的输出管脚定义为被干扰者。干扰者和被干扰者典型的容性负载值为10pF。干扰者...

转载 MUX实现不同的门电路功能

Question D1): You can use just a NAND gate, How many ways can you come up withan inverter ?先列出真...

转载 Verilog流水线设计

流水线概述如下图为工厂流水线，工厂流水线就是将一个工作（比如生产一个产品）分成多个细分工作，在生产流水线上由多个不同的人分步完成。这个待完成的产品在流水线上一级一级往下传递。比如完成一个产品，需要8道工序，每道工序需要10s，那么流水线启动后，不间断工作的话，第一个产品虽然要80s才完成，但是接下来每10s就能产出一个产品。使得速度大大提高。当然这也增加了人员等资源的付出。对于电路的流水线...

转载 verilog语言中任务和函数的区别

任务和函数有助于简化程序，有点类似与Fortran语言的subroutine和function。任务和函数的共同点：1.任务和函数必须在模块内定义，其作用范围仅适用于该模块，可以在模块内多次调用。2.任务和函数中可以声明局部变量，如寄存器，时间，整数，实数和事件，但是不能声明线网类型的变量。3.任务和函数中只能使用行为级语句，但是不能包含always和initial块，设计者可以在alwa...

原创 CSDN写博客怎么打多个空格和设置字体颜色

下面以搜狗输入法为例子点击S标志，勾选全、半角切换功能；出现切换按钮，一般是打开后，shift+空格可以控制全半角切换在CSDN写博客界面圆角状态可以输入空格 ，但是两行之间不能有空行，不然也打不了多个空格。输入英文，得切换成半角如果要改字体颜色则对这一句话添加下面的设置，句子放在实例文字的位置，size可以改大小，颜色可以直接输入<font color=red siz...

转载 异步fifo的设计(FPGA)

本文首先对异步 FIFO 设计的重点难点进行分析最后给出详细代码一、FIFO简单讲解FIFO的本质是RAM， 先进先出重要参数： fifo深度（简单来说就是需要存多少个数据） fifo位宽（每个数据的位宽）FIFO有同步和异步两种，同步即读写时钟相同，异步即读写时钟不相同同步FIFO用的少，可以作为数据缓存异步FIFO可以解决跨时钟域的问题，在应用时需根据实际情...

原创 xilinx和altera单双口RAM的配置解析

首先看ALTERA的RAM配置和说明下面是quartus2 下的双口RAM的IP配置设置界面单双口RAM简单双口ram：其实就是有一组读数据和读地址线，一组写数据和写地址线，所以能同时进行读和写操作，但不能同时对同一地址进行读和写操作。配置界面：这个图比上一个图多了rden读使能信号，这不是必须信号。当使用rden信号时，此信号高电平有效，当不使用rden信号时，给定地址，对应数据...

转载 ubuntu 下编译安装OpenCV

转载自http://emouse.cnblogs.com/Cmake的安装OpenCV 2.2以后版本需要使用Cmake生成makefile文件，因此需要先安装cmake。ubuntu下安装cmake比较简单，apt-get install cmake或者sudo apt-get install cmake如果觉得自带的版本不符合要求，可以下载安装包。下载最新版的安装包：ht...

原创 手机屏幕锁定线刷教程

注意线刷会删除所有数据，适用于屏幕锁定，在按住电源键和音量减键的情况下，恢复模式下仍然要密码。准备工作：1、A57 线刷包2、高通处理器通用驱动和线刷工具3、请仔细看教程首先关闭手机，连接数据线到电脑，然后在电脑上解压刷机驱动rar文件默认选择Next下一步即可接受协议一直到安装完成，可能提示重启电脑，重启就是；如果安装之后出现感叹号！，则必须先关闭win10驱动签名再次安装...

原创 大唐电信的FPGA数字电路设计经验

学习摘自嵌入式Arm