- 博客(4)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 如何用MATLAB生成coe文件并被Vivado软件加载生成所需要的IP？
1：生成coe文件需要注意的几个问题，最后一个数据以分号（；）结尾，其余数据以逗号（，）结尾。前两行一般为2：在vivado中加载MATLAB中生成的coe文件时，应注意以下事项； (1）coe文件最好与vivado工程文件放在一个文件夹里面；（2）vivado中进行位宽与深度选择时，应注意，其位宽与深度应与coe文件中的一致；
2020-04-23 17:41:15
850
原创 学习FPGA时序约束笔记
静态时序分析————时序路径约束（）1、时序路径与关键路径常见的同步电路 中间是我们设计的模块，对于同步电路，为了使电路能够正常工作，即电路在我们规定的工作频率和工作环境中能够正确的工作，我们需要对设计中的所有时序路径进行约束。 那么时序路径是什么呢？ （1）时序路径是一个点到点的数据通路，数据沿着时序路径进行传递。每条时序路径都有一个起点(start ...
2018-07-19 10:28:42
927
原创 静态时序分析之时钟约束
FPGA静态时序分析quartus ii中的静态时序分析工具支持以下几种类型的时钟约束：（1）Base clocks基础时钟（2）Virtual clocks 虚拟时钟（3）Multifrequency clocks 多频率时钟（4）Generated clocks 生成时钟在sdc里编写约束文件时，首先要对时钟进行约束，因为其他的约束都是对参考时钟进行的。静态时序分析是从上面到下面...
2018-07-18 15:38:49
1615
原创 FPGA中“打一拍”的
关于FPGA中“打一拍”的含义，我们可以理解为把某个信号延迟了一个时钟周期，推而广之：“打两拍”就是延迟两个时钟周期，“打n拍”就是延迟n个时钟周期。 “打一拍”的目的很简单，就是为了FPGA中时序的正确性！！！！（了保证FPGA输入输出接口的时序，一般会要求将输入管脚首先打一拍再使用，输出接口也要打一拍再输出FPGA。将信号打一拍的方法是将...
2018-06-29 21:17:39
4972
1
_企业版EasyUEFI.rar
2020-04-23
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人