nuc606的博客

转载 MATLAB在线工具

在线Matlab工具，不用安装matlab了，里面的语法几乎和matlab相同。在线Matlab工具https://www.cnblogs.com/codebook/p/10305255.html

原创 Origin 基础

origin 双Y柱状图https://jingyan.baidu.com/article/6f2f55a1b9c2b5b5b93e6c32.html

原创 EndNote基础

如何添加参考文献模板添加参考文献模板https://zhidao.baidu.com/question/1511175425824532420.html如何添加网页文献ENDNOTE插入网页类参考文献https://jingyan.baidu.com/article/fec4bce2752613f2618d8b29.htmlword通过endnote插入参考文献后，原来的公式乱码...

原创 ubuntu16.04 sublime text 3安装

首先说下参考链接ubuntu16.04下sublime text 3之安装和配置安装方法，终端命令sudo add-apt-repository ppa:webupd8team/sublime-text-3sudo apt-get updatesudo apt-get install sublime-text-installer到此，安装完成，添加license终端命令下，打开sublime软件subl然后，打开help->enter license，输入license—

原创 git 基础命令

添加文件到库git add readme.txt提交修改 git commit -m "wrote a readme file"查看修改git diff HEAD -- readme.txt 丢弃工作区的修改：git checkout -- readme.txt删除文件git rm test.txtgit commit -m "remove test.txt"本地文件上传到githubgit push origin master克隆一个远程库git clone git

原创 时序分析12-I/O时序分析与约束实例2

下面我们来进行约束SDRAM对于输出延迟，不管时钟和数据相同还是时钟和数据相反的情况output delay max = Tdata(pcb) - skew(ext) + Tsuoutput delay min = Tdata(pcb) - skew(ext) - Th对于输入延迟，不管时钟和数据方向相同的情况还是时钟和数据方向相反的情况input delay max = Tdata(pcb) - skew(ext) + Tco(max)input delay min = Tdata(pcb)

原创 时序分析11-I/O时序分析与约束实例1

典型的系统分析和约束实例：摄像头采集，SDRAM存储，VGA显示摄像头的input delay约束VGA的output delay约束SDRAM的input和output约束1，全编译2，打开TimeQuest，并选中PLL的时钟右键移除接下来修改时钟，可以看到CLK是50MHz，可以不用修改，摄像头cmos的时钟需要修改，对于OV7670摄像头：PCLK=24MHz，OV5640摄像头：PCLK=48MHz这里选用48MHz选中时钟，右键修改后的时钟生成SDC文件然后

原创 时序分析10-I/O时序分析与约束-I/O输入时序约束

分析建立时间中Data Arrival Time = Launch edge + T0->T3 + T3->T4 + T4->T5 + T5->T6Data Arrival Time = Launch edge + Tclk1 + Tco + Tdata(pcb) + Tdata(int)Data Require Time =Latch edge + T0->T1 + T1->T2 - T2->T8Data Require Time = Latch ed.

原创 时序分析9-I/O时序约束操作（TimeQuest）-I/O输出时序约束

例程代码：这是一个计数器，为了很好的演示时序约束，使用PLL IP核创建了一个时钟第一个文件，也是顶层文件，count.vmodule counter(Clk,rst_n,pio); input Clk; //系统时钟，50M input rst_n; //全局复位，低电平复位 output pio; //led输出wire clk9M; ip_pll pll_9m( .inclk0(Clk), .c0(clk9M) ); counter_test asd

原创 吐槽CSDN自动保存功能

这篇博文专门用来吐槽CSDN的自动保存功能。事情经过是这样的，之前写过一篇博文，然后现在想修改编辑，再添加点东西，写了一上午，电脑崩溃了或者浏览器意外关闭，结果就是再打开编辑，添加的内容都没了，草稿箱里面也没有，加个自动保存功能，在技术上这么难实现吗？...

原创 时序分析8-I/O时序分析与约束-I/O输出时序约束

1，I/O引脚不加以约束，很可能出现问题例如，基于ADV7123芯片的RGB数字时序转VGA模拟时序如果不加以I/O时序约束，那么得到的图像有点问题解决方法：时钟：使用clk取反后的时钟图像输出

原创 时序分析7-保持时间

保持时间Th：在上升沿到来之后，寄存器数据保持不变的时间为了提升频率或者满足建立时间要求，我们会数据传输路径上加入寄存器，减小源寄存器和目的寄存器之间的传输时间，但是保持时间的存在就要求数据在源寄存器和目的寄存器之间的传输时间不能太短，否则有可能破坏目的寄存器的保持时间。建立时间的slack = data require time - data arrival time <=0保持时间的slack = data arrival time - data require time >=0在保

原创 时序分析6-Node Name Finder

Node Name Finder功能使用module tets(input clk,input ina,input inb,output out);reg inrega,inregb;reg outreg;wire ab;assign out = outreg;always@(posedge clk)begin inrega <= ina; inregb <= inb; endassign ab = inrega & inregb;always

原创 时序分析4-查看时序报告-datapath

在Data Path中分析时：Data Arrival PATH：Clock path = Tclk1Data path = Tco + Tdata = Data delayData Reqire PATH：Data path

原创 时序分析3-查看时序报告-waveform

查看时序报告创建网表Read SDC报告时钟:clock报告时钟最大频率:fmax查看关键路径余量（余量最小的路径）Report Top Failing PathsSlack建立时间余量From Node起点，源寄存器To Node终点，目标寄存器sLaunch Clock源寄存器发射数据的时钟CIk9MLatch Clock目的寄存器接收数据的时钟 CIk9MRelationship： Launch Clock edge和Latch Clock edge的时间差...

原创 时序分析1

基本FPGA结构包括:1，可编程逻辑功能块2，输入输出块（I/O）3，片内互联线（Programmable Interconnect）可编程逻辑功能块的结构:可编程逻辑功能块是实现用户功能的基本单元，多个逻辑功能块通常规则地排成一个阵列结构，分布于整个芯片。编程逻辑功能块包括：查找表，D触发器，进位链…可编程输入输出块可编程输入输出块完成芯片内部逻辑与外部管脚之间的接口，围绕在逻辑单元阵列四周，可编程输入输出块的功能和性能从一定程度上也决定了该器件的市场定位。一个可编程输入输出

原创 时序分析2

数据能正常接收应该满足此条件：Tclk1 + Tco + Tdata <= Tclk + Tclk2 – Tsu0 <= Tclk + Tclk2 – Tclk1 - Tsu – Tco - Tdata因为 Tskew = Tclk2 - Tclk1所以 建立时间余量 Slack = Tclk + Tskew - Tsu - Tco - Tdata >= 0DFF = D触发器 = 寄存器Tckl1:时钟信号从时钟源端口出发，到达源寄存器时钟端口的时间Tco：时钟上升...

原创 FIFO深度计算问题

FIFO深度计算公式：fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clkburst_length ：突发数据个数X,Y：读时钟周期里，每Y个时钟周期会有X个数据读出FIFOr_clk：读时钟w_clk：写时钟1，同步FIFO对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？答：每100个cycle可以写入80个数据，我们考虑最坏的情况，背靠背模式，空2

原创 同步复位和异步复位

同步复位是时钟边沿触发时判断是否有效，和时钟有关。异步复位是复位信号有效和时钟无关。同步复位always @(posedge clk) begin if(~rst_n) begin a <= 0; end else begin a <= 1; endend异步复位always @(posedge clk or negedge rst_n) begin if(~rst_n) begin a <= 0; end else begin a &l

转载 FPGA设计中的加法乘法的输入输出位宽处理

    加减乘，在fpga设计中，使用verilog hdl语言来描述，简单的很，直接就是+、-、*，没有任何疑问，但是计算过程中的信号的位宽，却值得认真揣摩。    数学运算，必然涉及到有符号数与无符号数的区别，因此在写hdl代码时，必须明确参与运算的信号是否是有符号数。建议：参与运算的符号要么都是有符号数，要么都是无符号数，不建议使用有符号数与无符号数进行数学运算，如果在参与运算的两个信号一个是有符号数，而另外一个是无符号数的话，建议把无符号数

转载 最经典的解释卡尔曼滤波原理

详解卡尔曼滤波原理　　在网上看了不少与卡尔曼滤波相关的博客、论文，要么是只谈理论、缺乏感性，或者有感性认识，缺乏理论推导。能兼顾二者的少之又少，直到我看到了国外的一篇博文，真的惊艳到我了，不得不佩服作者这种细致入微的精神，翻译过来跟大家分享一下，原文链接：http://www.bzarg.com/p/how-a-kalman-filter...

原创 docker安装

请参考文献:How To Install and Use Docker on Ubuntu 16.04https://www.digitalocean.com/community/tutorials/how-to-install-and-use-docker-on-ubuntu-16-04

原创 英语邮件常用句子

1. I am writing to confirm /enquire/inform you...我写信时要确认/询问/通知你。。。2. I am writing to follow up on our earlier decision on the marketing campaign in Q2.我写信来追踪我们之前对于第二季度营销活动的决定。3. With reference to our telephone conversation today...关于我们今天在电话中的谈话。。。4....

原创 git(ubuntu) 教程

git是一个分布式版本管理系统，方便我们进行文件管理，比如我今天修改了文件，过几天，即使我忘记了修改了什么，我依然可以找到修改的内容，而且和别人一起工作时，我修改了这个文件，他在另一个电脑也能知道我修改了什么，所以对于多人协作是很方便的，我们大家熟知的是github，这个可以让大家开源分享自己的代码，也可以看到修改的内容。首先在ubuntu安装git...

原创 c++ 一点东西

对于指针，定义 int ptr;那么ptr指的是值，ptr指的是地址cout<<*ptr<<endl; //输出的是值cout<<ptr<<endl; //输出的是地址对于定义数组 int ss[3]={10,100,1000};cout<<*ss<<endl; //输出的是第一个值，即10cout<...

原创 Linux/Unix常用命令

原创 vim键盘图

原创 xilinx-zynq教程5-Uboot

zynq-SD卡启动和Flash启动（QSPI）本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。此次是希望能够从SD卡启动和通过QSPI从FLASH启动工程使用上节的工程，在此基础进行修改打开SD卡和QSPI的外设输出文件首先重置输出生成bit文件建立工程创建BOOT镜像文件 添加输出路径      添加要合成的镜像...

原创 xilinx-zynq教程4-自定义IP

本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。此次是希望在CPU这端输出helloworld，在fpga这端点亮LED1.新建工程 2.添加文件，编写verilog代码 3.写入代码 `timescale 1ns / 1ps//////////////////////////////////////////////////////////////////////////////////// Company...

原创 xilinx-zynq教程3-EMIO

 zynq-EMIO本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。此次是希望IO输出高电平，点亮LED灯工程还用之前上一节创建的工程，可以新建个文件夹，把工程拷贝过来。打开工程，打开原理图设定EMIO输出，输出8个引脚输出前，先reset输出文件 需设定引脚约束，有两种方法，一种是新建xdc文件，自己写引脚约束的代码，另一种是图形界面在此介绍图形界面，其实图形界面设定完后，就输出了有引脚约束代码...

原创 xilinx-zynq教程2-MIO

本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。此次是希望IO输出高电平，点亮LED灯工程还用之前上一节创建的工程，可以新建个文件夹，把工程拷贝过来。打开工程，打开原理图设置MIO输出 然后打开设计 输出文件  生成bit文件导出硬件启动SDK新建工程新建main.c文件这是代码#include "xgpiops.h"#include "sleep.h"int main().

原创 xilinx-zynq教程1-helloworld

zynq-helloworld本教程不是商业教程，只是自己学习时，希望记录下来，可以反复查看学习，以免忘记。此次是希望在串口输出helloworld，同时测试DDR，网口，串口1.打开vivado，新建工程2.创建系统  3.添加外设，并设定参数添加网口 添加串口打开IO口电压设定，bank0是3.3V，bank1是1.8V DDR配置 CLK的线连接，并自动布线 &nb...

原创 S参数和史密斯圆问题

S参数，也就是散射参数。S12为反向传输系数，也就是隔离。S21为正向传输系数，也就是增益。S11为输入反射系数，也就是输入回波损耗，S22为输出反射系数，也就是输出回波损耗。  S11表示在port 1量反射损失(return loss)，主要是观测发送端看到多大的的讯号反射成份；值越接近0越好(越低越好 ，一般-25~-40dB)，表示传递过程反射(reflection)越小，也称为输入反射系数(Input Reflection Coefficient)。&nb...

原创 cooja仿真问题/home/user/contiki/tools/cooja/build.xml:199: The following error occurred while executing

当运行仿真时指令：cd contiki/tools/cooja ant run执行完，遇到问题是：解决方案：从这个链接https://github.com/contiki-os/mspsim下载了mspsim(检查你的contiki / tools / mspsim目录,它可能是空的).我删除了空的mspsim目录并替换了下载的内容(我从mspsim-master重命名为mspsim).新的mspsim有以下内容再执行然后就进入了下面界面 ...

原创 contiki 学习资料

参考资料：Contiki官方网站： www.contiki-os.orgContiki Wiki：www.sics.se/contiki/wikiContiki 源代码文档：http://dak664.github.com/contiki-doxygenContiki代码下载：http://sourceforge.net/projects/contiki/files/Contiki/Instant Contiki开发环境：http://sourceforge.net/proje...

原创 contiki 操作教程

今天来个简单的例子，在 Tmote sky 运行contiki 自带的例程代码hello world1，下载contiki os 3.0系统，在VMware虚拟机运行链接：https://sourceforge.net/projects/contiki/files/Instant%20Contiki/Instant%20Contiki%203.0/2，下载好，用VMware打开，登录密码是user3,打开终端命令,目录切换到contiki,输入密码后，执行报错了然后输入...

原创 无线传感网-定位技术2

原创 无线传感网-定位技术1

定位意义：确定传感器自己在系统中的位置，另一个确定目标在系统中的位置。   定位方法：  

原创 无线传感网中常见路由协议2

   每一个节点都有机会当簇首，如果已经当过簇首，则Gr集合不包括此节点。 此时，准备阶段完成。    此协议是为了解决多Sink,移动的Sink场景下的协议。　缺点：多次广播，耗费大量能量；增加无线交互的碰撞; 维护状态负担重。实现方法：     ...

原创 无线传感网中常见路由协议1

可靠性高S是源节点，D是目标节点洪泛路由的不足：存在信息爆炸问题，很多节点重复收到相同的信息，出现信息重叠的问题（同一个数据由不同节点重复发送）。发送数据前，先进行询问，进行握手操作，握手成功再发送数据，接收方若接收到一个数据，再来了一个相同数据，接收方就不再接收数据。SPIN有3种数据包簇型，即ADV，REQ，DATA。用ADV宣布有数据发送用REQ请求希望接收数据用DATA封装数据 SPIN协议簇的不同形式：SPIN-PP（A 3-Stage Handsh...