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RSS订阅原创 DFT - 对芯片测试的理解（一） 初识
# DFT## 为什么要做DFT芯片生产过程中，导致的物理缺陷。> DFT用来测试芯片质量，看是否在生产过程中，因为物理制造过程，导致芯片损坏的问题。即不是检查芯片的功能是否正常，只检查芯片的内部连线等等，是否都正确连接到。> 以前想的是，可以直接设计一个功能测试脚本程序，如果脚本程序运行结果正确，同样可以检查出芯片是否完好。这样做的好处是，不用再在芯片内部插入DFT，简化设计，并且减少MUX等逻辑资源。
2021-04-06 23:32:25
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原创 DFT - 对芯片测试的理解（二） 详解
Tool自动插DFT point，会把DFF 变成 scan-FF ，但组合逻辑深处，Tool就做不到了，因此有 DPPM（测试良率）和coverage（覆盖率）来评价DFT的质量。当Tool进行DFT后，如果coverage不够的话，就要手动插入 测试点，即 UDTP（user defined test point），它们用于增加DFT的coverage，在组合逻辑深度插入测试点。因此，采用“改造”原本芯片中就存在的DFF，增加MUX选择的方式，来增加测试点，实现观测芯片内部关键点的功能。
2021-04-06 23:30:54
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原创 分析基金表现，获取优质基金
社会发展越迅速，金融资产的贬值速度越快，而银行利率偏低，基金理财成为当下保值自己资产的最有效方式。市场中基金数量众多，但是好的基金屈指可数。怎样才能从众多基金中，选择一个好的、适合自己的基金呢？为此，想借助Python，通过加入个人的投资偏好、收益率期望值等等，对众多基金的表现进行分析，获取优质的基金，提供有力的投资建议。
2021-04-01 22:14:00
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原创 TCP累积接收
先测试ACK回复性能，当不回发数据时，ACK是否能够满足快速回复功能。接下来，则可以进行tCP连接，如下：实现TCP数据的单次接收与回传。首先实现fifo接收，接收后，先不发送，先检测FIFO是否接收正确。将接收过程与发送过程分开，可以快速接收，空闲是可以快速发送。TCP接收模式，能反应出200uS的时间，便完成ACK回复。加入FIFO后，连接正常，下面先实现简单的FIFO数据回传。上述测试版为v5，累积接收功能，将在此版本上继续完善。问题1，修改tx计数，只有发送数据时，才计数+1.
2020-12-03 23:57:22
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原创 TCP性能测试与问题分析二（进阶）
对TCPIP协议栈进行性能测试，探索TCP地关键技术理论。目录问题6：tcp 抓包出现TCP spurious retransmission问题7：发送非常顺利，但在某个时刻，戛然而止。问题8：关于切换发送模式时，会出现误触发，造成多发送一帧问题9: 关于窗口更新，造成的延迟
2020-05-13 09:33:30
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原创 TCP性能测试与问题分析（进阶）
TCP性能测试与问题分析采用程序版本：tcpip_stack_v2当TCP的传输速度提高和测试方法增加后，出现了许多tcp问题，设计中对遇到的比较有针对性地问题记录如下，并给出实际地解决方案和过程。目录问题1：TCP&UDP助手和快速TCP发送的性能分析（初步）问题2：特殊情况下的TCP检验和出错问题3：TCP测试助手性能受限问题问题4：TCP接收测试死机，无ACK回应问题问题5：快速发送模式时，FPGA回传PSH数据出错。
2020-04-16 16:33:26
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原创 读书笔记-未来简史
读书笔记-未来简史第1章，人类的新议题最近都在看《未来简史》，这真是一本神书，论文式直白的语言，却有理有据的给出了惊人的结论。在第一章，便提出了人类未来的新议题，即不死、快乐和神性。在读之前，肯定觉得这三个议题太超前了，但经过不断的论证、深入，我认识到了自己眼界的浅薄，对当前世界发展形势把控的缺失。未来，并且是不久的未来，自己可经历的未来，就要面临这三大新议题了，这是多么神奇的事情。...
2019-12-13 17:37:14
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原创 基于FPGA的数字跑表设计
数字跑表的FPGA设计目录〇、设计要求一、数字跑表计时模块的设计二、数码管显示设计三、按键扫描和消抖模块四、综合设计〇、设计要求1、整体设计框图如下。实现具备下诉功能需求的跑表。由数码管显示百分秒、秒、分等计时。2、任务分析输入端口：1）复位信号CLR，当CLR=1，输出全部置0，当CLR=0，系统正常工作。2）暂停信号PAUSE，当PAU...
2019-12-10 13:36:33
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原创 TCP/IP协议栈设计—UDP最大传输速度测试
TCP/IP协议栈设计—UDP最大传输速度测试对千兆UDP传输速度进行了全面的测试和分析，测试结果可知，千兆UDP传输性能很好，最大达到927Mbit/S的传输速度。并为进一步对于TCP的传输速度测试做准备。目录：测试1：使用FPGA设计延迟=1mS，进行回环测试测试2：使用FPGA设计延迟=10uS，进行回环测试测试3：使用FPGA设计延迟=1uS，进行回环测试测试4：使用FPGA设计延迟=80nS，进行回环测试
2019-11-25 17:01:49
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原创 TCP/IP协议栈设计—TCP设计实现（优化）
TCP/IP协议栈设计—TCP设计实现（优化）针对实现的初步TCP协议栈，对其细节地方进行优化，尽可能排除BUG。加入用户自定义数据测试，加入超时重传功能。目录：1，第一帧的ACK回复IP长度错误问题2，关于发送奇数字节，调试助手未正确接收ACK问题3，TCP数据接收解析与自定义数据发送设计4，对TCP超时重传的设计与仿真5，完成上述优化后，对整体效果的测试
2019-11-16 11:45:09
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原创 TCP/IP协议栈设计—TCP设计实现小结
TCP/IP协议栈设计—TCP设计实现小结在FPGA上采用纯Verilog描述的方式，实现可定制裁剪的TCPIP硬件协议栈，并加入超时重传、滑动窗口等优化算法，最终希望实现传输速率能超过200MHz的千兆以太网。去年3月份，就开始了设计之旅，期间参考了众多论文，网上也查了许多资料。经过一步步设计，现在终于实现了初步的TCPIP传输。现将实现的工程进行简单介绍和总结。设计包含ARP、ICMP、UDP、TCP、IP、MAC全过程的传输，实现TCP连接、接收、发送、断开的整个流程。
2019-11-11 20:34:34
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原创 TCP/IP协议栈设计—TCP设计实现（初步）
TCP/IP协议栈设计—TCP设计实现（初步）目录1，TCP连接（三次握手）测试2，TCP数据发送与接收测试3，TCP收发的优化与测试4，结束连接与请求重置测试
2019-11-11 20:30:13
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原创 TCP/IP协议栈设计—ICMP设计与实现
前言：基于前面两篇文章，实现的UDPIP以太网通信，其已经实现了ARP通信，再次基础上，继续实现ICMP通信。文中主要目录：一、ICMP接收解析；二、ICMP发送组帧准备；二、ICMP发送组帧准备；四、ICMP的测试；五：ICMP可靠性验证
2019-11-07 11:19:12
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原创 TCP/IP协议栈设计—UDP/IP协议栈设计与实现（发送部分）
TCP/IP协议栈设计—UDP/IP协议栈设计与实现（发送部分）前言：要实现基于FPGA的TCP硬件协议栈，需要充分了解以太网通信协议，因此先展开对UDPIP的实现。经过一年来不断的探索，最近从新设计并优化了UDPIP协议栈，内容较多，因此分为接收、发送两个部分2篇文章，来介绍UDPIP的调试与实现过程。文中主要目录：设计部分：一、ARP数据的发送；二、UDP数据的发送；三、IP数据的...
2019-11-07 11:08:58
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原创 TCP/IP协议栈设计—UDP/IP协议栈设计与实现（接收部分）
TCP/IP协议栈设计—UDP/IP协议栈设计与实现（接收部分）前言：要实现基于FPGA的TCP硬件协议栈，需要充分了解以太网通信协议，因此先展开对UDPIP的实现。经过一年来不断的探索，最近从新设计并优化了UDPIP协议栈，内容较多，因此分为接收、发送两个部分2篇文章，来介绍UDPIP的调试与实现过程。文中主要目录：一、对MAC层数据进行解析；二，对ARP数据层进行解析；三、IP协议...
2019-11-07 10:52:51
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原创 基于FPGA的关于flash一些学习记录
基于FPGA的关于flash一些学习记录使用winbond 公司的 128Mbit Qual SPI 接口的 FLASH,芯号为 W25Q128BV, 支持 SPI, Dual SPI 和 Quad SPI 接口方式。在 Fast Read 模式，接口的时钟速率最大可以达到 104Mhz。FLASH 的容量由 65,536 个 256-byte 的 Page 组成。W25Q128 的擦除方法...
2019-04-26 16:50:15
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原创 简单乘法器和除法器的FPGA设计
△串行乘法器设计--见模块serial_multplier ，8位的乘法器实现基本思路为，a的值，分别乘以b的每一个值（b<<1），然后相加。主要计算程序如下。流水线乘法：节约资源，浪费时间。算一次乘法要13个时钟。若用多个寄存器同时缓存中间变量，可设计并行的乘法器。仿真程序仿真结果小结：乘法器的设计思想，其实就是把乘法还原成加法来实现。注意一点...
2019-03-23 12:55:58
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原创 通用奇数分频FPGA设计
奇数分频FPGA设计--完整Verilog程序为CSDN资源的clk_div3 模块部分核心程序：仿真结果：小结：上述程序思路。利用主时钟的上升沿和下降沿分别产生6分频的时钟clk_1to3P和clk_1to3N，该时钟占空比为1/3，即高电平1个周期，电平2个周期。再利用两个时钟的高电平交叉部分刚好=1.5倍源时钟，“异或”后，得到3分频的时钟clk_out，即1.5倍的...
2019-03-21 13:24:37
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原创 微机原理-部分作业参考答案
微机原理与接口技术-部分作业参考答案梳理作业2、8086的总线接口单元由那几部分组成，有什么功能？【答】8086的总线接口单元主要由下面几部分组成：（1）段寄存器，4个段寄存器CS/DS/ES/SS，用于保存各段地址；为分段寻址定位段的位置。（2）地址加法器，一个20位地址加法器，用于形成20位物理地址；将分段地址转换为物 理地址。（3）指令指针寄存器，一个16位的指令指针...
2018-11-21 16:17:36
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原创 微机实验课-实验四扬声器程序设计
微机实验四操作参考2018年11月 William〇、实验准备 本次实验是设计汇编程序，控制8253和8255的工作原理及其应用编程。8253为微机系统中使用的定时/计数器，8255为并行接口，即提供可用的I/O接口。 本实验的扬声器控制原理如下。8255的地址为：60H~63H;PB端口地址为61H,控制口为63H；8253的地址为：40H...
2018-11-16 19:28:01
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原创 微机实验课-实验三中断程序设计
微机实验三操作参考2018年11月 William〇，实验目的结合实验指导书，1）掌握中断概念，掌握中断程序设计方法；2）掌握中断程序调试方法。一，建立本次实验的工程文件如前面实验一样，复制实验指导书上的代码，建立如 shiyan3.asm文件，放在带汇编工具的目标文件夹下。详细操作，参见前面的实验。提醒一点：在使用命令[ MASM shiyan3.asm ] 进行汇编时，...
2018-11-07 18:02:39
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原创 微机实验课-实验二循环程序设计
微机实验课-实验二循环程序设计William 2018年11月一、实验介绍 本次实验是使用汇编程序，实现复制和循环程序的设计，并在DOS环境下验证。实验要求有两个，如下。1.复制：要求将first行中的非负数复制到second行，画出流程图并编写程序。利用DEBUG调试正确。2.排序：要求将second行中的数据按升序重新排列，画出流程图并编写程序。利用DEBU...
2018-10-31 23:00:42
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原创 微机实验课-实验一简单程序操作参考
微机实验课-实验一简单程序操作参考本文是针对SWUST的微机原理课程实验的详细操作步骤，这是笔者精心备课的笔记。William 2018年10月26日一、实验准备在win7 X64的电脑上，完成微机原理实验，首先需要安装 DOSBox 软件。运行软件后，执行：mount c c:\masm50\ 然后执行：c:注意，这里的“c:\masm50\”就是存放汇编工具的地方，...
2018-10-26 22:47:52
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原创 千兆UDP学习调试记录（五）
千兆UDP学习调试记录（五）——千兆UDP设计实战到此全部完成基于FPGA的UDP发送接收功能全部实现，这是该系列的第五篇文章。UDP设计实战记录△GMII的接口管理芯片，圈出的引脚是需要控制的引脚。△20181011 周四 开始编写UDP发送模块1、完成UDP发送模块的程序编写。GMII 千兆UDP数据包发送模块,即这层是包含MAC帧的全部以太网协议发送模块。程...
2018-10-16 15:40:26
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原创 TCPIP协议学习（一）
TCPIP详解-卷一协议本文属于《基于FPGA的TCP硬件协议栈研究与设计—总标题》的文章之一，其分标题就是“TCPIP协议学习（一）”。本文重点以学习“TCPIP协议”的收获和体会着手，详细记录科研学习过程中的闪光点，以此理清学习思路，提炼知识重点，有效推进科研，提高践行效率。
2018-10-15 14:17:56
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原创 千兆UDP学习调试记录（四）
千兆UDP学习调试记录（四）20181009 周二继续分析源代码，CRC已经说过了，现在来看IP_Receive模块。通过对发送模块的全面、细致解析，再对现在的接收模块进行分析，应该会轻松很多了吧。哈哈。补充：程序是直接用一个总的流程状态实现的，相比于一般的三段式状态机，各有什么优点呢？可以尝试把程序写成三段式状态机来实现。△Iprecieve模块，GMII UDP数据包发送模...
2018-10-15 11:09:09
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原创 FPGA研究与实战—RAM学习与测试
FPGA研究与实战—RAM学习与测试20181009-1010 William前言：基于ISE14.7中的RAM模块IP核，进行Verilog程序设计。目的在于，完全掌握RAM的使用，实现基本的双端口读写。具体有以下几个部分。1,实现双口RAM，完全掌握调用IP核的流程;2,要深入了解RAM，那么进行测试，模拟1450字节数据，然后写入RAM看看分布情况；3,然后在看看读出情...
2018-10-10 15:24:51
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原创 千兆UDP学习调试记录（三）
千兆UDP学习调试记录（三）注：本文详细分析了基于FPGA实现UDP传输的Verilog代码，尽量理清了各个模块的所有逻辑，并以自己的理解实现出来。20181008 周一△整体代码如下，很简洁，模块也很清晰。△ipsend模块梳理。GMII UDP数据包发送模块。分析了代码，发现有很多知识需要补充……1）以太网帧格式，有四重，常用的是DIX Ethernet II标准，...
2018-10-08 23:06:47
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原创 千兆UDP学习调试记录（二）
千兆UDP学习调试记录（二）注：本文主要是对Verilog源码进行整体分析，补充UDP协议传输的相关知识，为下一步源码分析做准备。接下来，就是分析代码了。几大疑问：程序中并没有MAC层的处理，也没有用MAC的IP核，所以该程序是用硬件来解决MAC层的吗？ UDP的发送和接收模块都很清晰，分析其流程和通用性，看能否能行拓展。 寻找方法，或编写程序，对该UDP传输进行测试，看起最大传输...
2018-10-08 09:22:03
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原创 千兆UDP学习调试记录（一）
基于FPGA的TCP硬件协议栈研究与设计——总标题前言：笔者的最终目的在于，实现基于FPGA的Verilog纯逻辑TCP硬件协议栈，目前还处在前中期，看了《TCPIP详解卷一：协议》一书，收获颇丰。现在开始利用黑金的开发板AX516，计划逐步动手实现，并将一路的学习记录下来，算是反思总结，也是期待分享交流，希望有感兴趣，或从事相关工作的朋友，能留言、加友等，一起分享与探讨。笔者是在校研究生...
2018-10-07 10:21:43
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原创 周报告--3月+4月
周报告--3月+4月第三周 周报 20180311 周日在做的事：5所项目的准备和测试完成AD7609的测试程序，下载到板子，未能读出数据。检测原因是，AD芯片未焊接好，等更换芯片，再验证。准备W5500的测试程序，以实用于本项目。完善项目流程，对各个要求编程测试。计划和期望：程序的各个测试模块基本完成，现在主要的问题是，下载测试和程序整和。下周要多进行测试，进一步完善板子和程序，计划先完成AD和...
2018-05-01 19:45:01
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原创 周报汇总-十一二月
周报汇总十一月第10周周报 20171104 周六主要做的事：1，带微机实验课+改作业。学习使用实验课教室，给本科生讲解实验内容，指导答疑打分。完成批改第三次微机作业，成绩等汇总给老师。2，课程学习。各个课程上课、党课学习，抽空复习随机信号课程。总结和规划：这周主要时间花在了带微机实验课上，随机信号复习还不够，会充分利用时间去复习，积极准备好每件事情，为后面
2018-01-04 20:55:38
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原创 周报汇总-九月
每个月做一次周报汇总，用于自己反思总结，记录所做的事情，让自己清楚明白自己在做什么，要有成长。有时候进度缓慢，但是要不断全面积累，坚定自己的理想，明确自己的方向，勇敢、努力地走下去，一步步完善自己，实现理想。
2017-10-04 14:16:03
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原创 学习之<时间简史>
我们能从书中感受到作为物理学家深邃的思考力，对逻辑严格的控制力，面对宇宙这个无限大的研究对象，霍金能带我们深入浅出，遨游在无边无际的宇宙物理学世界中。虽然面对着许多未知，但是人们的探索不止，科学的魅力无穷。
2017-09-10 10:06:19
489
digital_stopwatch.zip
2019-12-10
tcpip_stack_v1_2.zip
2019-11-11
tcpip_stack_v1.zip
2019-11-07
简单乘法器和除法器的FPGA设计
2019-03-23
奇数分频FPGA设计完整Verilog程序
2019-03-21
微机电子琴汇编源码+详细说明
2018-11-25
基于ISE14.7中的RAM模块IP核，采用Verilog，全面了解RAM工作原理
2018-10-10
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