ChipArtist's Blogs

原创 【UCIe R1.0】 Universal Chiplet Interconnect Express Protocol Chapter2-Protocol layer

UCIe 协议 protocol layer

原创 【UCIe R1.0】 Universal Chiplet Interconnect Express Protocol Chapter1-Introduction

UCIe 协议 protocol 讲解

原创 gpio core pin

转载 PCIe扫盲系列博文连载目录篇（第一阶段）[转载]

连载目录篇：http://blog.chinaaet.com/justlxy/p/5100053251 PCI-Express是继ISA和PCI总线之后的第三代I/O总线，即3GIO。 由Intel在2001年的IDF上提出，由PCI-SIG（PCI特殊兴趣组织）认证发布后才改名为“PCI-Express”。它的主要优势就是数据传输速率高，另外还有抗干扰能力强，传输距离远，功耗低等优点。 注：第一代总线一般指ISA、EISA、VESA和Micro Plat...

原创 （数字IC）低功耗设计入门（三）——系统与架构级低功耗设计+Comments

ZZhttps://www.cnblogs.com/IClearner/p/6903204.html　　前面讲解了使用EDA工具（主要是power compiler）进行功耗分析的流程，这里我们将介绍在数字IC中进行低功耗设计的方法，同时也结合EDA工具（主要是Design Compiler）如何实现。我们的讲解的低功耗设计主要是自顶向下的设计，也就是说，我们首先介绍在系统架构层面上如何进行低功耗设计（或者可以从哪些方面进行低功耗设计）；然后我们在RTL层面和门级层面上介绍低功耗设计的方法，这两个种方法

原创 STA: CPPR and OVC + Comments

ZZ from 驴子大神后附commentsS CRPR  clock reconvergence pessimism removalC CPPR  clock path pessimism removal剔除公共clock path上的悲观度。看图说话，上图是最常见最基本的一条timing path: 有launch clock path, data path 跟 capture clock path; 大多数电路中的大多数timing path 的launch clock

原创 （数字IC）低功耗设计入门（二）——功耗的分析+Comments

　　前面学习了进行低功耗的目的个功耗的构成，今天就来分享一下功耗的分析。由于是面向数字IC前端设计的学习，所以这里的功耗分析是基于DC中的power compiler工具；更精确的功耗分析可以采用PT，关于PT的功耗分析可以查阅其他资料，这里不涉及使用PT的进行功耗分析。　　(1)功耗分析与流程概述　　上一个小节中讲解了功耗的构成，并且结合工艺库进行简要地介绍了功耗的计算。但是实际上，我们根本不可能人工地计算实际的大规模集成电路的功耗，我们往往借助EDA工具帮我们分析电路的功耗。这里我们就介绍一下ED.

原创 （数字IC）低功耗设计入门（一）——低功耗设计目的与功耗的类型+Comments

ZZhttps://www.cnblogs.com/IClearner/p/6893645.html　来看看这个专题的主要内容：　　·低功耗设计的目的　　·功耗的构成/类型　　·功耗分析与流程——使用EDA工具　　·低功耗设计与优化 一、低功耗设计的目的1.便携性设备等需求　　电子产品在我们生活中扮演了极其重要的作用，便携性的电子设备便是其中一种。便携性设备需要电池供电、需要消耗电池的能量。在同等电能提供下，低功耗设计的产品就能够工作更长的时间。时间的就是生命，因此低功耗设计是

原创 Simulation Skills 1: VerilogHDL常用的仿真知识 + Comments

　　在描述完电路之后，我们需要进行对代码进行验证，主要是进行功能验证。现在验证大多是基于UVM平台写的systemverilog，然而我并不会sv，不过我会使用verilog进行简单的验证，其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。一、验证基础与仿真原理　　①综合中的语法，都适用于仿真，在仿真中，Verilog语句是串行的，其面向硬件的并行特性则是通过其语义（语言含义）来实现的，因此并不会丢失代码的并行含义和特征。　　②仿真的关键元素有：仿真时间、事件驱动、队列、调度等。　　③仿真时.

原创 DC15:Verilog HDL常用综合语法 (十五)+ Comments

　　前面已经记录了一些组成Verilog的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。 ①这里用Verilog基本要素进行的行为描述主要是针对综合来的，也就是可以设计出实际电路来的（行为描述语句有两大子集，一个是面向综合，一个是面向仿真）。②行为描述语句一般指放在always语句中。内容提纲如下所示：　　·触发事件控制　　·条件语句（if与case语句）　　·循环语句　　·任务和函数　　·编译预处理 一、触发事件控制　.

原创 Coding skill 4:从计数器到分频电路（完结）+Comments

　　本文介绍常见的电路——计数器，然后我们由计数器电路讲解到分频电路。一、计数器　　（1）计数器代码　　计数器，顾名思义就是在时钟的节拍下进行计数，一个简单的N位计数器的代码如下所示，这个计数器从0计数到2^N - 1（共计数了2^N个数，也就是N位计数器）： 1 module count#(parameter N=8)( 2 input clk, 3 input clear, 4 output[N-1:0] cnt_Q 5 ); 6 reg[N-1:0] cnt; 7 assign.

原创 DC14:代码综合后的电路对比 (十四)+ Comments

　　这里来记录一下相似代码之间的不同差异，比如同步复位与异步复位触发器的对比，上升沿复位和下降沿复位的对比等等。这里主要使用ISE的综合引擎。直接附上代码和综合后电路图，有些会有部分讲解。 一、异步复位与同步复位　　我在复位电路里面讲解了同步复位和异步复位的区别，这里就不详细介绍了，链接如下：http://www.cnblogs.com/IClearner/p/6683100.html  　　（1）异步复位异步复位的代码如下所示：module DFF1( .

原创 Coding skill 3: 复位电路+Comments

　　时钟电路我第一篇博客已经说讲过了，今天我们来聊聊复位电路。当然，复位电路博大精深，并不是三言两语就能说清楚的，因此这里也是聊聊复位电路的基础，更深的研究需要在实际的项目中才能深有体会。本文的主要内容有:　　　　·复位电路概述　　　　·同步复位电路　　　　·异步复位电路　　　　·复位策略——复位网络1.复位电路概述　　复位信号在数字电路里面的重要性仅次于时钟信号。对电路的复位往往是指对触发器的复位，也就是说电路的复位中的这个“电路”，往往是指触发器，这是需要注意的。有的电路需要复位信号，就像.

原创 Coding skill 2: 易错易望点 +Comments

 　　本文记录一些关于Verilog HDL的一些技巧、易错、易忘点等（主要是语法上），一方面是方便自己忘记语法时进行查阅翻看，另一方面是分享给大家，如果有错的话，希望大家能够评论指出。关键词：　　·技巧篇：　　　　　　组合逻辑输出类型选择;　　　　　　语法上的变量交换; 　　·易忘篇：　　　　　　case/casex/casez语句;　　　　　　循环语句；　　　　　　数制和操作符；　　　　　　数据类型； 　　·易错：　　　　　　数据的截位与扩位　.

原创 Coding skill 1: 边沿检测 +Comments

　　本文记录一下关于延迟触发器链与它的常用用法（即边沿检测。多级延迟的触发器应该是比较常用的，当我们需要对信号信号进行延时，这个时候我们就用到了延迟触发器链。下面就来记录一下吧。　　一、多级延迟触发器（或延迟触发器链）　　（1）多级延迟触发器电路　　多级延迟触发器，顾明思议就是多个触发器串在一起，对信号进行打拍，一个触发器就延时了一拍，也就是延迟了一个时钟周期。多级触发器的代码如下所示： 1 module DFF_N #(parameter N=3)( 2 input clk, 3 .

原创 Logic knowledge 1: 数制和码制+Comments

　　数字电路是数字IC设计的基础，而数制和码制往往又是数字电路的基础，因此数制和码制是数字IC设计基础的基础。在这里，我将记录关于数制与码制的一些主要知识点，有些知识点我是学了数电半年或者一年之后才发现，原来数电还有这样子的东西，于是整理在这里，仅供参考，有误请评论指出。一、数制　　这里不进行记录什么二进制、十进制之类的基本概念，只介绍一些主要的知识点。　　1、数制之间的转换（1）关于二进制的一些概念　　这里主要记录一下位、比特对于二进制的描述，是比较基础的东西。　　位宽/比特：一个二进制数，.

原创 Semi-BasicKnowledge:从CMOS到触发器（一）+Comments

PS：转载请标明出处：http://www.cnblogs.com/IClearner/　　作为一个微电子专业的IC learner，这个学期也有一门课：《微电子器件》，今天我就来聊聊基本的器件：CMOS器件及其电路。在后面会聊聊锁存器和触发器。　　今天的主要内容如下所示：　　　　·MOS晶体管结构与工作原理简述　　　　·CMOS单元电路与版图　　　　·CMOS门电路　　　　·CMOS的功耗表示 老实说，CMOS比较偏微电子器件，微电子器件还真难...这里我就说一些做数字设计或许.

原创 DC13:Tcl与Design Compiler （十三）——Design Compliler中常用到的命令（示例）总结+comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner本文将描述在Design Compliler中常用到的命令，这些命令按照流程的顺序进行嵌套讲解，主要是列举例子；大概的讲解布局如下所示：　　　　 　　　　　　　　　　　　　　　　　　大概有11个部分，下面我们逐个部分进行（简单的）介绍的举例。1、tcl的命令和结构tcl的命令和结构请参照第二节的内容：http://www.cnb.

原创 DC12:Tcl与Design Compiler （十二）——综合后处理+Comments

 本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner概述　　前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作： 　　　　　　　　　　　　　　　　　　也就是说，DC一般完成综合后，主要生成.ddc、.def、.v和.sdc格式的文件（当然还有各种报告.

原创 DC11:Tcl与Design Compiler （十一）——其他的时序约束选项（二）+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test)时，为了提高测试的覆盖率，我们经常使用多路(multiplex，简称mux)传输电路的控制时钟，使电路的时钟信号可以由.

原创 DC10:Tcl与Design Compiler （十）——其他的时序约束选项（一）+ Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner　　之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解其他的约束。本文的具体内容是：　　　　·多时钟同步约束　　　　·门控时钟的约束　　　　（实战：）　　　　·正负边沿触发器的约束　　　　·输入输出延时的非默认约束　　　　·输.

原创 DC8:Tcl与Design Compiler （八）——DC的逻辑综合与优化+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner　　对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，就需要我们进行编写脚本来改进DC的优化来达到时序要求。理论部分以逻辑综合为主，不涉及物理库信息。在实战部分，我们将在DC的拓扑模式下进行。（本文主要参考虞希清的《专用集成电路设计实用教.

原创 DC7:Tcl与Design Compiler （七）——环境、设计规则和面积约束+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)：　　　　·环境属性的约束　　　　·设计规则的约束　　　　·面积的约束　　　　·实战（部分）环境属性的约束1、工作环境属性约束　　输入/输出端口及其驱动属性是设计规格的一部分，工作环境的约束，是对这个规格约束的一部分。　　工作环境约束一.

原创 DC6: Tcl与Design Compiler （六）——基本的时序路径约束+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner　　　　时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示：　　　　·时序路径和关键路径的介绍　　　　·建立时间、保持时间简述　　　　·时钟的约束（寄存器-寄存器之间的路径约束）　　　　·输入延时的约束　　　　·输出延时的约束　　　　·组合逻辑的约束　　　　·.

原创 DC5:Tcl与Design Compiler （五）——综合库（时序库）和DC的设计对象+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner　　前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。（1）标准单元库　　绝大多数的数字设计流程都是基于标准单元的半定制设计流程。标准单元库包含了反相器、缓冲、与非、或非、与或非、锁存.

原创 DC4:Tcl与Design Compiler （四）——DC启动环境的设置+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner主要内容有：　　·启动环境的概述　　·路径变量的定义与解释　　·库的指定与解释（1）启动环境配置简述　　我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条命令进行演示其效果。在启动DC之前，首先要配置DC的启动环境，也就是那些库的设定。配置DC的启动环境主要是.synopsys_dc.setup配.

原创 DC3:Tcl与Design Compiler （三）——DC综合的流程+comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner1、基本流程概述首先给三个图，一个图是高层次设计的流程图：  下面是我对这张图的理解：　　① 设计之前，准备好库、HDL代码的思想、约束生成；然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。　　② .

原创 DC1+2: Tcl与Design Compiler （一二）——前言+DC综合与Tcl语法结构概述+DCT/DCG+wireloadmodel+Comments

本文如果有错，欢迎留言更正；此外，转载请标明出处 http://www.cnblogs.com/IClearner/  ，作者：IC_learner1、逻辑综合的概述synthesis = translation + logic optimization + gate mapping .DC工作流程主要分为这三步Translation ： 翻译，主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic Boolean Gates)（DC自己的.

原创 DC0: 数字设计中的时钟与约束+comments

ps:可以转载，转载请标明出处：http://www.cnblogs.com/IClearner/　　最近做完了synopsys的DC workshop，涉及到时钟的建模/约束，这里就来聊聊数字中的时钟（与建模）吧。主要内容如下所示：　　　　·同步电路与异步电路；　　　　·时钟/时钟树的属性：偏移(skew)与时钟的抖动（jitter）、延时（latency）、转换（transition）时间；　　　　·内部时钟；　　　　·多路复用时钟；　　　　·门控时钟；　　　　·行波时钟；　　　　·双.

原创 转载:VerilogHDL可综合设计+Comments

　　可综合的语法已经记录得差不多了，剩下一些遗留的问题，在这里记录一下吧。一、逻辑设计（1）组合逻辑设计下面是一些用Verilog进行组合逻辑设计时的一些注意事项：　　①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关键字描述的数据流赋值语句。　　②always 模块的敏感表为电平敏感信号的电路可几乎可以完成对所有组合逻辑电路的建模。always模块的敏感列表为所有判断条件信号和输入信号，但一定要注意敏感列表的完整.

原创 DDRMC 系列总结（2）zz常见硬件术语之内存术语解释

DDRMC 系列总结（2）zz常见硬件术语之内存术语解释标签 ： DDRMC内存相关术语内存模块 (Memory Module)：提到内存模块是指一个印刷电路板表面上有镶嵌数个记忆体芯片chips，而这内存芯片通常是DRAM芯片，但近来系统设计也有使用快取隐藏式芯片镶嵌在内存模块上,内存模块是安装在PC 的主机板上的专用插槽(Slot)上镶嵌在Module上.DRAM芯片(chips)的数量和

原创 DDRMC 系列总结（1） //有待丰富

DDRMC 系列总结（1） //有待丰富本章节属于基础知识，多整理于论文和网络来源。感谢各位作者。1 DRAM1.1 DRAM 1966年 IBM发明了DRAM存储器；五年后，Intel 1103（1k bit）DRAM出现。 经典异步接口在每次读写前，必须分别进行行选通与列选通，即便读写同一行里的数据，也不能省略任何步骤。其中Page Mode 的 DRAM 可以把一整行数据保存在集

转载 一片解决vi用法（整理）

进入vi的命令 vi filename :打开或新建文件，并将光标置于第一行首 vi +n filename ：打开文件，并将光标置于第n行首 vi + filename ：打开文件，并将光标置于最后一行首 vi +/pattern filename：打开文件，并将光标置于第一个与pattern匹配的串处 vi -r filename ：在上次正用vi编辑时发生系统崩溃，恢复f

转载 TLB和cache

一)TLB1)TLB的概述TLB是一个内存管理单元用于改进虚拟地址到物理地址转换速度的缓存.TLB是位于内存中的页表的cache，如果没有TLB，则每次取数据都需要两次访问内存,即查页表获得物理地址和取数据.2)tlb的原理当cpu对数据进行读请求时,CPU根据虚拟地址(前20位)到TLB中查找.TLB中保存着虚拟地址(前20位)和页框号的对映关系,如果

转载 ZZ焦涛:刘未鹏博客阅读总结

最近花了3天左右的下班时间和上班之前的时间把刘未鹏先生关于学习方法的相关博客看了一遍，觉得讲得很有道理，下面把觉得我感受很深的地方摘录下来了。 特别说明：本文是我对刘未鹏先生关于学习方法相关博文的阅读后的一些总结和整合。如有需要请查看原文博客园地址（一）英语的学习方法看英文版的书wikipedia和英文版的书为多。可以不用额外花时间来学习英语：阅读的训练蕴含在平时的英文技术

原创 杂谈:不知道现在csdn的人还多不多

劫后余生的csdn,现在还有人上么查看了一下之前的blog,最新的也是2010年了,将近4年的时光不见了,时间都哪去了偶然发现之前一个喜欢的女生也在csdn,现在她不做技术了,嫁人,估计也要生孩子了吧,应该不上了但是知道她曾经和我都在一起csdn上,感觉还是挺好的2014年2月12日继续吧,看看这一次能坚持多久.

转载 zz iccr做覆盖率分析

<br />使用cadence iccr做覆盖率分析2010-07-08 23:00<br />根据之前几个项目验证的实践，总结一下如何利用cadence iccr做覆盖率分析。<br />1. 启动方式<br />(1) gui方式    $iccr -gui&<br />(2) 命令行方式    $iccr<br />    由于iccr以gui方式运行有不少限制，推荐使用命令行方式来做覆盖率分析。<br />2. 覆盖率分析流程<br />(1) 收集覆盖率数据<br />irun -access

转载 CVS 入门

1. 前言CVS 是 Concurrent Versions System 的简称。它是现今 Open Source 成功发展的幕後功臣之一。CVS 解决多人合作开发时程式版本控管的问题，通常会再搭配邮件列表(Mailing List)做为开发团队沟通的管道。这种组合，使开发团队不受时间地域限制，合作伙伴分散全世界，且团队大小没有上限，因此 Open Source 才能集合世界各地高手，不

转载 Synopsys工具介绍

VCSVCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将

转载 Cache的功能、结构与工作原理

 高速缓冲存储器是存在于主存与CPU之间的一级存储器， 由静态存储芯片(SRAM)组成，容量比较小但速度比主存高得多， 接近于CPU的速度。 Cache的功能是用来存放那些近期需要运行的指令与数据。目的是提高CPU对存储器的访问速度。为此需要解决2个技术问题：一是主存地址与缓存地址的映象及转换； 二是按一定原则对Cache的内容进行替换。 　　Cache的结构和工作原理如图2.3.1所示。