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RSS订阅原创 张量分解在无线通信和MIMO雷达中的概述
1张量是一个多维数组。 一阶张量是向量，二阶张量是矩阵，三阶或三阶以上张量是广义矩阵，称为高阶张量。张量代数由是矩阵代数的推广。一般需要使用广义张量分解来覆盖不同的通信系统类型。此外，张量分解也可以用于解决多天线阵列处理问题，如盲空间特征估计。张量方法可以简化许多传统方法所需的限制性假设。...
2021-03-27 13:40:07
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原创 CP3 程序中用到的MATLAB函数和语句解释
CANDECOMP/PARAFAC decomposition of a third-order tensor (CP3) 程序中用到的MATLAB函数和语句226： Pa2=fliplr(pascal(4));（1）Pascal矩阵是从Pascal三角（国内称为杨辉三角或贾宪三角）提取出来的矩阵，其重要性质包括：对称；正定；而且其逆矩阵的元素也都是整数。Pascal矩阵的第一行元素和第一列元素都为1，其余位置处的元素是该元素的左边元素加起上一行对应位置相加而得，如元素Ai,j=Ai,j-1+Ai-1
2020-11-24 14:23:32
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原创 根升余弦滤波器——MATLAB
一、根据奈奎斯特第一准则，在实际通信系统中一般均使接收波形为升余弦滚降信号。这一过程由发送端的基带成形滤波器和接收端的匹配滤波器两个环节共同实现，因此每个环节均为平方根升余弦滚降滤波，两个环节合成就实现了一个升余弦滚降滤波。实现平方根升余弦滚降信号的过程称为“波形成形”，通过采用合适的滤波器对多元码流进行滤波实现，由于生成的是基带信号，因此这一过程又称“基带成形滤波”。信号要经过脉冲成型，才能进行载波调制。二、(1) b = rcosdesign(beta,span,sps,shape)beta:
2020-06-23 23:17:19
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原创 数字信号的频带传输
文章目录一、二进制数字调制1.1二进制数字幅度调制（2ASK）1.2二进制数字频率调制（2FSK）1.3二进制数字相位调制（2PSK）二、多进制数字调制2.1多进制数字幅度调制（MASK）2.1多进制数字频率调制（MFSK）2.1多进制相位频率调制（MPSK）一、二进制数字调制1.1二进制数字幅度调制（2ASK）1.2二进制数字频率调制（2FSK）1.3二进制数字相位调制（2PSK）二、...
2020-04-08 22:55:10
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原创 C.Loo、Suzuki、corazza信道模型MATLAB实现
C.Loo模型适用于乡村或郊区信道环境。该模型中，接收信号由直射分量和多径分量合成，此时的直射分量受阴影衰落影响，而多径分量未受阴影衰落的影响，又称之为部分阴影模型。直射分量可以用Lognormal分布进行描述，而多径分量可以用Rayleigh分布来描述，则接收信号如下：r(t)=z(t)s(t)+d(t)z(t)表示直射分量，s(t)表示直射分量所受到的阴影衰落，d(t)表示多径分量。当...
2020-04-01 17:10:52
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原创 基于MATLAB的模拟信号AM、FM等调制与解调
文章目录一、模拟调制1 幅度调制1.1标准调幅1.2抑制载波双边带调幅1.3单边带调幅1.4残留边带调幅1.5幅度调制的解调2角度调制2.1调频2.2调相2.3解调一、模拟调制1 幅度调制1.1标准调幅1.2抑制载波双边带调幅1.3单边带调幅1.4残留边带调幅1.5幅度调制的解调2角度调制2.1调频2.2调相2.3解调...
2020-04-01 17:09:52
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原创 利用MATLAB设计低通滤波器和CIC滤波器
设定低通滤波器的采样频率为112MHz，信号带宽为30MHz,，那么对于同相与正交分量分别具有15MHz带宽，因此低通滤波器的通频带为15MHz，参数配置如下(在MATLAB中调用fdatool函数)...
2020-03-22 08:59:10
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原创 Rayleigh、Rician、Lognormal、Gaussian分布函数曲线用MATLAB软件实现
Rayleigh分布概率密度函数代码x=0:0.1:8; y1=raylpdf(x,1);y2=raylpdf(x,1.75);plot(x,y1,'b.',x,y2,'bx') legend('b.','bx')注：raylpdf(x, b) 为参数为b的瑞利分布概率密度函数值瑞利分布概率密度函数图Rician分布概率密度函数代码注： 程序中U代表的是sigmaZ=1;...
2019-11-16 21:32:07
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原创 Qsys操作：一个按键控制LED的亮灭步骤
一、创建Quartus项目Qsys_first，根据开发板选择芯片型号为EP3C16F484C6二、创建Qsys，修改时钟名称为clk，双击时钟将其频率定为100NHz1. 引入CPU（Nios II Processer）,注意修改名称为nios2_qsys2. 引入存储器（这里需要的是片内RAM和ROM），RAM设为20K,ROM设为10K，Library—Memories—On-Chip...
2019-11-03 14:57:50
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原创 带加载使能和移位使能的并入串出移位寄存器
实验：带加载使能和移位使能的并入串出移位寄存器设计思路：本实验规定输入信号是4位位宽，如果移位使能有效，4位输入信号同时输入，最高位先输出，移位寄存器中剩下的3位信号往右移一位，同时最低位补零；如果加载使能有效，输入端重新输入4位信号，寄存器连续依次输出4位输入信号。实验代码：module shift_register_02( RST , // 异步复位， 高有效 CLK...
2019-10-17 21:19:24
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原创 设计一个用于识别2进制序列“1011”的状态机
实验：设计一个用于识别2进制序列“1011”的状态机基本要求：电路每个时钟周期输入1比特数据，当捕获到1011的时钟周期，电路输出1，否则输出0使用序列101011010作为输出的测试序列扩展要求：给你的电路添加输入使能端口，只有输入使能EN为1的时钟周期，才从输入的数据端口向内部获取1比特序列数据。设计思路：要得到“1011”序列，从最低位开始匹配，匹配成功就跳转到下一状态，继续匹...
2019-10-15 21:57:52
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原创 2019.10.13三个实验
实验一：2片3-8 译码器拼接成4-16 译码器4-16译码器原理图：4-16译码器功能仿真图：4-16译码器时序仿真图：
2019-10-15 16:25:47
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原创 计数器的两个实验
实验一一个CLK输入和一个OV输出的简单计数器代码module counter_simple( CLK, CNTVAL, OV);input CLK ;output CNTVAL,OV; reg [3:0] CNTVAL,cnt_next;reg OV;parameter CNT_MAX_VAL = 9;//组合逻辑生成cnt_nextalways @ (CNTVAL...
2019-10-12 21:15:52
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原创 乘法器的三个小实验
实验一改变乘法器的输入位宽为8比特，编译，波形仿真，观察信号毛刺的时间长度。2输入8比特，1输出8比特的有符号乘法器代码module Signed_multiplier_8bit( IN1 , IN2 , OUT ); input signed[7:0] IN1, IN2; output signed [7:0] OUT; reg signed[7:0] OUT;...
2019-10-10 22:06:41
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原创 输入信号为8比特的流水线的无符号加法器的两种情况对比
情况一输入信号为8比特位宽流水线无符号加法器代码module pipeline_adder_8bit( IN1 , IN2 , CLK , OUT );input [7:0] IN1, IN2;input CLK;output [4:0] OUT;reg [7:0] in1_d1R, in2_d1R;reg [4:0] adder_out, OU...
2019-10-10 16:49:25
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原创 补码加法器输出信号为4bit位宽与补码加法器输出信号为8bit位宽时序仿真对比情况
补码加法器输出信号为4bit位宽代码module Complement_adder( IN1 , IN2 , OUT );input signed [3:0] IN1, IN2;output signed [3:0] OUT;reg signed [3:0] OUT;always@(IN1 or IN2) begin OUT = IN1 + IN2;end...
2019-10-10 15:01:55
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原创 无符号加法器的输出信号改成4比特位宽和8比特位宽，编译，波形仿真，观察输出结果
无符号加法器输出信号为4比特位宽module Unsigned_adder_4bit( IN1 , IN2 , OUT );input[3:0] IN1, IN2;output[3:0] OUT;reg[3:0] OUT;always@(IN1 or IN2) begin OUT = IN1 + IN2;endendmodule 无符号加法器输出信号...
2019-10-09 22:13:03
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原创 3_8译码器与4_16译码器对比
3_8译码器（已知代码）// module decoder3_8, 4 input priority encoder with zero input checkmodule decoder3_8( IN , // input OUT ); // output input [2:0] IN;output[7:0] OUT;reg [7:...
2019-10-08 22:03:36
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原创 8输入优先编码器
编写8输入优先编码器，做出RTL Viewmodule priority_encoder8( //定义模块8输入的优先编码器的输入输出端口 IN , OUT );input [7:0] IN; //定义输入输出信号位宽output [3:0] OUT;reg [3:0] OUT; //定义了输出信号OUT是4位的寄存器数据alway...
2019-10-07 09:39:47
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原创 Verilog4选1数据选择器与2选1数据选择器仿真波形对比
4选1数据选择器代码用case语句实现：module mux4_to_1( // 4选1数据选择器，模块的输入输出名 d0, d1, d2, d3, a0, a1, out);input d0,d1,d2,d3; //输入输出端口的声明input a0,a1;output out;reg out; //输出端口声明为寄存器类型变量a...
2019-09-26 20:39:41
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