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原创 参考设计,module dma_ctrl
`timescale 1 ns / 1 nsmodule dma_ctrl (//systeminput iclk,input irst,//axi_masteroutput [71:0] dma_data, //{wr_rd,adrs[31:0]}-sop-data-eopoutput dma_den,in...
2019-10-13 20:48:43 230
原创 qst -sim 出现 license 错误
1/点击questasim\win64 的 MentorKG.exe,生成LICENSE.TXT。2/保存该文件至\questasim\win64 和\questasim\里面
2019-09-04 20:04:22 562
原创 参考设计,实现简单的loop功能。
`timescale 1 ns / 1 nsmodule monitor_cnt_chan (//systeminput sys_clk,input sys_rst,input [8:0] din,input din_err,input din_wen,...
2019-09-04 00:19:16 354
原创 参考设计,实现简单的AXI-M接口的DMA功能
`timescale 1 ns / 1 ps module myip_v3_S01_AXI # ( // Users to add parameters here // User parameters ends // Do not modify the parameters beyond this line /...
2019-09-03 23:51:14 1803
原创 设计参考。根据axim_ipcore修改成用户自定义的master数据访问接口。
`timescale 1 ns / 1 ps module myip_v3_M00_AXI # ( // Users to add parameters here // User parameters ends // Do not modify the parameters beyond this line ...
2019-09-01 20:11:41 256
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