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VIVADO MIG核添加列表之外的DDR型号

VIVADO MIG列表支持的DDR型号有限,很多时候需要添加列表之外的DDR型号,我们以MT41K128M16JT-125:K为例进行介绍。第一步,打开MIG,点击Creat Custom Part。第二步,输入相应的参数即可,所有参数在Datasheet中都能找到。...

2020-03-17 10:20:27

PCIe扫盲——链路初始化与训练基础(三)之LTSSM

转至:http://blog.chinaaet.com/justlxy/p/5100053533目录篇地址为:http://blog.chinaaet.com/justlxy/p/5100053481这一篇文章来简单地介绍一下链路训练状态机(Link Training and Status State Machine,LTSSM),并简要地介绍各个状态的作用和实现机制。LT...

2020-01-18 10:00:25

浅析PCIe链路LTSSM状态机

版权声明:本文为CSDN博主「古猫先生」的原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接及本声明。https://blog.csdn.net/zhuzongpeng/article/details/78995340我们知道,在PCIe链路可以正常工作之前,需要对PCIe链路进行链路训练,在这个过程中,就会用LTSSM状态机。LTSSM全称是Link Training...

2020-01-18 09:51:54

将FPGA MCS 文件转成BIN (HEX or EXO) 文件

使用TCL命令promgen,如:promgen -p bin -r test.mcs -o mytest.bin

2019-12-27 11:01:10

使用Vivado将包含Xilinx IP的用户模块封装成网表文件(也适用不包含Xilinx IP的用户模块)

原文链接:https://blog.csdn.net/weixin_44384867/article/details/86591338版权声明:本文为CSDN博主「AI浪潮下FPGA从业者」的原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接及本声明。在Vivado TCL命令窗口中可以通过调用write_edif命令将用户自定义模块封装成.edf网表文件(类...

2019-12-27 10:58:57

基于巨磁电阻(GMR)的AllegroIC

转至:http://blog.sina.com.cn/s/blog_1a29b25300102z1ky.html摘要Allegro MicroSystems, LLC 是开发、制造和销售高性能集成电路 (IC)的世界领先企业,其 IC 集成了高性能磁性传感器。本白皮书概述了巨磁电阻 (GMR) 效应的基本内容,以及 Allegro 如何在市场领先的 IC 中使用此技术来满足当今的应用需求。...

2019-12-26 08:46:07

kintex/kintex Ultrascale DDR3 设计注意事项

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。kintex 系列1. 参考手册ug586;2.FPGA DDR3内部走线本身有偏移,需要通过PCB走线来补偿,参考ug586 page196;For example, to obtain the package delay information for the 7 ser...

2019-12-09 10:03:21

DDR3布线设计要点总结

完整信息参考DDR系列文章:http://www.edadoc.com/cn/TechnicalArticle/Show.aspx?id=943DDR3的设计有着严格等长要求,归结起来分为两类(以64位的DDR3为例): 数据 (DQ,DQS,DQM):组内等长,误差控制在20MIL以内,组间不需要考虑等长;地址、控制、时钟信号:地址、控制信号以时钟作参考,误差控制在100MIL以内,Addr...

2019-12-09 09:43:40

64B/66B编码技术

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。2018年5月18日星期五博客首发地址:个人博客网站 http://fairycity.wang,内容以个人博客为主,修正后的博文见个人博客,请点击访问。摘要:64B/66B编码技术是IEEE 802.3工作组为10G以太网提出的,目的是减少编码开销,降低硬件的复杂性,并作为8...

2019-12-05 15:03:07

Allegro软件怎么生成allegro网表、ad网表、pads网表教程

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。Allegro软件怎么生成allegro网表、ad网表、pads网表教程首先,通过orcad软件打开原理图,选中原理图的根目录,点击Tools-Creat Netlist,或者是点击菜单栏上N的图标,如下图所示,即可产生网标。第一类:Allegro第一方网表如上图操作以后。弹出以下...

2019-11-29 15:22:58

OrCAD Capture CIS 怎样修改Title_Block

1. 打开.dsn文件2. 创建新的库文件file->new->library3. 改名为my_lib.olb4. 在原有的.dsn项目的design cache中拷贝原有的tible_block5. 点击刚生成的my_lib.olb,右键选择粘贴6. 此时title_block就在新的库中出现了7.在新的库中双击title_block进行修改8. 修改完之...

2019-11-28 13:26:15

zynq的uboot模式下TFTP更新bit、内核等文件

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。本文使用软件uboot版本为u-boot-xlnx-xilinx-v2018.3,可在https://github.com/Xilinx/u-boot-xlnx/tree/xilinx-v2018.3下载官方版本硬件为米联客MZ7XB,zynq7020,使用QSPI启动方式关于zynq...

2019-10-30 16:21:58

xilinx芯片cadence原理图库制作

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。后面添加了一点内容。最近要画一块xilinx 7k系列的板子,苦于没有找到xc7k325t的器件封装,cadence16.6自带的库里面也没有(高版本可能有),索性就自己做了一个。所需环境:XILINX ISE Design Suite, Excel, Cadenc...

2019-10-24 15:40:53

PCIe学习(一):PCIe基础及生成PIO例程分析

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。简介学习PCIe有一段时间了,这里将这段时间的学习做一个总结。由于手里没有包含PCIe的板子,因此所做的也就是尽力将XILINX提供的实例工程中的关键模块进行分析,包括 PIO_RX_ENGINE.v,PIO_TX_ENGINE.v,PIO_EP_MEM_ACCESS.v ,希望对和我...

2019-10-17 10:29:58

Xilinx-7Series-FPGA高速收发器使用学习—概述与参考时钟篇

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。xilinx的7系列FPGA根据不同的器件类型,集成了GTP、GTX、GTH以及GTZ四种串行高速收发器,四种收发器主要区别是支持的线速率不同,图一可以说明在7系列里面器件类型和支持的收发器类型以及最大的收发器数量。图一Xilinx的7系列FPGA随着集成度的提...

2019-10-16 09:53:16

xilinx IP核配置,一步一步验证Xilinx Serdes GTX最高8.0Gbps

版权声明:本文为博主原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接和本声明。之前用serdes一直都是跑的比较低速的应用,3.125Gbps,按照官方文档一步一步来都没出过什么问题,这次想验证一下K7系列GTX最高线速8Gbps,看看xilinx的FPGA是不是如官方文档所说。GTX速度到底可以跑到多少关于器件速度的问题首先找到 ds182->Kint...

2019-10-16 09:39:50

Vivado设计锁定与增量编译(附工程)

版权声明:本文为CSDN博主「树桥上多情的kevin」的原创文章,遵循 CC 4.0 BY-SA 版权协议,转载请附上原文出处链接及本声明。原文链接:https://blog.csdn.net/baidu_25816669/article/details/99307584友情提示:(1)增量编译只允许修改当前工程不超过5%的时候才有效,一般应用于较大工程添加修改chipscope监测信号使...

2019-10-08 15:11:28

Xilinx 7 系列产品部分功能不支持可重配置

最近查看Xilinx FPGA动态重配置功能,差点被坑,因为不是所有器件的所有功能都支持重配置,详见UG909,将7系列产品重配置说明截图贴出。

2019-09-29 10:05:40

XILINX封装FBG与FFG区别

bare die, version produced with the heat spreader top and with fewer package layers to save cost

2019-08-30 15:17:16

细说链式存储结构

版权声明:本文为博主原创文章,遵循 CC 4.0 by-sa 版权协议,转载请附上原文出处链接和本声明。提起链式存储结构,其与数组是两个非常基础的数据结构,每当提到链式存储结构时,一般情况下我们都会将其与数组放到一块儿来比较。对于数组与链表,从结构上来看,数组是需要一块连续的内存空间来存储数据,对内存的要求非常高,比如说我们申请一个100M大小的数组,而如果我们的内存可用空间大于100M,但...

2019-08-27 15:15:04

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