z_hreo-CSDN博客

转载 [转]整数DCT

3、离散余弦变换 DCT　　将图像从色彩域转换到频率域，常用的变换方法有：DCT变换的公式为：f(i，j) 经 DCT 变换之后，F(0，0) 是直流系数，其他为交流系数。　　还是举例来说明一下。　　8x8的原始图像：推移128后，使其范围变为 -128~127：使用离散余弦变换，并四舍五入取最接近的整数：上图就是将取样块由时间域转换为频率域的 DCT 系数块。DCT 将原始图...

2018-08-13 08:31:43 2259

转载 [转]ISE中如何将自己的verilog源代码.v或VHDL源代码.vhd封装打包成IP核？

=======================第一篇=======================如何将自己写的verilog模块封装成IP核将你的设计制作成BlackBox，也就是网表文件，这样别人看不到你的设计但是可以调用你的模块了。详细的参考信息如下：1. 什么是BlackBox-一个大的设计中可以用到一系列网表文件作为输入的一部分而并不全部使用HDL文件。当综合这个大设计时综合器不需要知道...

2018-04-30 17:16:59 1924

转载 [转] XILINX_FPGA内DCM全局时钟的使用详解

在 Xilinx 系列 FPGA 产品中，全局时钟网络是一种全局布线资源，它可以保证时钟信号到达各个目标逻辑单元的时延基本相同。其时钟分配树结构如图1所示。图1.Xilinx FPGA全局时钟分配树结构针对不同类型的器件，Xilinx公司提供的全局时钟网络在数量、性能等方面略有区别，下面以Virtex-4系列芯片为例，简单介绍FPGA全局时钟网络结构。 Virtex- 4系列FPGA利用1.2V、...

2018-04-30 15:50:33 12065 2

原创 verilog小技巧集锦（未完待续）

1、input [width-1:0] X, Y;reg[input [width-1:0] X, Y;]parameter width = 8;均可以采用此类定义方式

2018-04-17 10:30:32 888

原创 quartus错误集锦（未完待续）

1、Error: Top-level design entity "run_module" is undefined原因：顶层模块的module名没有和工程名同名解决方法：把顶层模块 module名改成和工程名同

2018-04-17 10:00:42 1269

转载 matlab_处理图像时为什么把数据转换为double型，及显示

一、图像处理为什么转换为double类型？1 有些函数支持double型，而不支持uint8的数据类型，所以要转换2 精度问题了，因为uint8进行数据处理的时候，容易造成数据溢出或精度不够。为了节省存储空间，matlab为图像提供了特殊的数据类型uint8(8位无符号整数），以此方式存储的图像称作8位图像。imread把灰度图像存入一个8位矩阵，当为RGB图像时，就存入8位RGB矩阵中。因此，...

2018-04-15 11:32:56 17044 2

原创 Shift register(RAM-based)------ALTSHIFT_TAPS

Quartus II中的MegaWizard® Plug-In Manager提供一种基于RAM的Shift Register 宏函数，称为ALTSHIFT_TAPS megafunction，产生一个参数化可配置的包含Taps的移位寄存器。　　　　　ALTSHIFT_TAPS megafunction产生的移位寄存器的容量主要通过以下几个参数控制：WIDTH，TAP_DISTANCE，N...

2018-04-14 20:59:32 3767