3 maxwell2ic

尚未进行身份认证

本博客主要内容包括但不局限于集成电路设计/区块链/人工智能。 开通本博客的主要目的有以下两条: 1. learning by teaching; 2. sharing ideas.

等级
TA的排名 2w+

电压检测模块CPM结构总结

CPM模块用于检测voltagedroop,与ringosc方式相比反应更快,每个cycle都可以更新检测值CPM包括pulsegeneration模块,tunabledelaycircuit和pulsedetect模块pulsedetect通常采用TDC实现,可以输出多bit的thermalcode,也可以采用bang-bangerrordetect结构,当delayed...

2019-06-15 12:14:41

PCIe PCS sublayer

Bytestriping:把每个byte依次分发到不同的lane,避免不同lane传输数据长度不同scrambler:PRBS加扰,消除重复的pattern,因为重复的pattern在频谱上能量集中,会产生很大的EMI噪声;TLP/DLLP中的Dcharacter被scramble,而OS则不被scramble![](https://img-blog.csdnimg.cn/201906...

2019-06-15 12:06:31

PCIe SRIOV虚拟化技术

SR-IOV体系结构,采用SRIOV技术可以消除VI对数据搬运工作虚拟化时对传输性能的影响,并且能集成ATS/ATPT等技术PF,支持SRIOV能力的PCIeFunction,是全集;VF,是子集,可以被不同的SIshare不同的Function有独立的configurationspace和BAR每个VF都share一部分PF的configurationspace支持SRI...

2019-06-15 12:04:11

PCIe Transaction layer: TLP,路由,流量控制

TLP分为Mem/IO/Cfg/Message四种,通用的的格式为Header种包含当前TLP总线事务类型、datapayload大小、路由、描述符等信息a) Fmt和Type决定了当前TLP的总线事务类型MemRW还是CplD,TLPheader是3DW还是4DW,是否有datapayloadb) TC与QoS相关,Attr与TLP的序相关,其他字段为一些标志位c) Len...

2019-06-03 21:25:12

PCIe PHY layer:Link training过程的LTSSM状态机跳转

TS(TrainingSequences)用于初始化bitalign,symbolalign,exchangePHYparameter。TS1主要检测PCIe链路配置信息,TS2确认TS1的检测结果EIOS(ElectricalIdleOrderedSetSequence),Tx进入ElectricalIdle之前,必须发送EIOS,ElectricalIdle状态下Tx...

2019-06-03 21:19:52

UVM基础知识

uvm_object是UVM中最基本的类,uvm_component也派生自uvm_object。验证平台中常用派生自uvm_object的类有:a) uvm_sequence_item,trasaction就是从uvm_sequence_item派生的封装了一定信息的类;b) uvm_sequence,就是sequence_item的组合,sequence会直接与sequencer打交道...

2019-06-03 21:15:55

clock gating门控时钟

在数字IC设计中,我们几乎都要用到门控时钟clockgating技术。使用门控时钟这种技术,我们可以改善电路的三个主要性能指标:速度,面积和功耗,特别是芯片的功耗。市场上主流的综合和静态时序分析工具(DesignCompiler&PrimeTime)降低了ASIC设计人员使用门控时钟的门槛。    ASIC设计人员主要使用正边沿...

2019-05-18 19:02:24

apb3 slave verilog

verilog实现一个简单的apb3slave接口

2019-05-03 13:23:38

AXI协议burst不能跨4k边界

AXI协议中burst不能跨4k边界4k边界是低12bit为0的地址,如32‘h00001000,32’h00002000,这些特殊的地址为4k边界。同理1k边界为低10bit为0的地址,如32‘h00000400,32’h00000800;32bit边界(4byte边界)为0x00,0x04,0x08,0x0c等4k边界对齐的最大原因是系统中定义一个page大小为4kBytes,为了更好...

2019-05-03 13:13:17

PCIE体系结构基础

了解PCIE的体系结构首先要了解PCI总线的结构,PCI总线中的HOST主桥用于连接隔离转换存储器域地址和PCI总线域地址;PCI总线中的主从设备统称为Agent设备;PCI桥作为一种特殊的PCI设备,每个HOST主桥管理一个PCI总线树,每个PCI桥扩展一个PCI总线,与HOST主桥直接相连的为总线0.PCIE体系结构中虽然没有物理存在的PCI桥,但是其概念对于理解PCIE的结构具有重要意义...

2019-05-02 11:58:07

AXI协议基础介绍

AXI协议接口具有高可拓展性,高速度,高带宽,读写独立管道化互联,单向通道,只需要首地址,读写并行,支持乱序,支持outstanding,支持非对齐传输,有效支持出事延迟较高的外设,但是连线接口复杂。AXI接口结构分为5个独立通道,读地址和写地址通道用于传输地址和burst的特性信息;读数据和写数据通道用于主从设备之间传输数据,有效位掩码等信息,数据总线位宽可以为8、16、32、64、128、...

2019-05-02 11:46:40

CentOS7 安装synopsys软件搭建数字前端设计环境

安装参考一参考二downloadsynopsys_installer,scl,scl_keygen,vcs-2016,verdi-2016,syn-2016installsynopsys_installerchmoda+xSynopsysInstaller_v3.3.run./SynopsysInstaller_v3.3.run-d{your_instal...

2018-12-24 09:45:50

Cadence家EDA软件介绍

2018-10-23 16:13:39

CentOS7自定义添加应用icon

linux下安装了eclipse或者anaconda之后,因为软件自身并未生成桌面icon,如果需要自定义添加,可以在~/.local/sgare/application目录下面添加相应的*.desktop文件。eclipse1[DesktopEntry]2Encoding=UTF-83Version=1.04Type=Application...

2018-10-18 14:03:28

CentOS 7 下安装最新版Emacs,并自定义配置

下载sudoyuminstallgccmakencurses-develgiflib-devellibjpeg-devellibtiff-develwgetwgethttp://ftp.gnu.org/gnu/emacs/emacs-26.1.tar.gztar-xzvfemacs*&&cdemacs*./configure--without...

2018-10-11 13:31:42

CentOS 7安装最新版本git

step1依赖包安装sudoyumgroupinstall"DevelopmentTools"sudoyuminstallgettext-developenssl-develperl-CPANperl-develzlib-devel第一句安装DevelopmentTools时候会报错,参看这篇需要更改为yum--setopt=group_package_t...

2018-09-29 10:27:16

I/O接口标准

I/O接口标准1.单端信号接口标准LVTTL和LVCMOS(JESD8-5,JESD8-B)SSTL(JESD8-8,JESD8-9B,JESD8-15)HSTL(JESD8-6)LVTTL和LVCMOS结构通常是简单的push-pull。最简单的例子就是CMOS反向器,需要满足的唯一参数是VIL/VIH,VOL/VOH以及驱动电流,接口标准相对易于实现。其输入和输出参数见...

2018-08-08 11:18:25

单口RAM,双口RAM,FIFO

单口与双口的区别在于,单口只有一组数据线与地址线,因此读写不能同时进行。而双口有两组数据线与地址线,读写可同时进行。FIFO读写可同时进行,可以看作是双口。  双口RAM分伪双口RAM(Xilinx称为Simpletwo-dualRAM)与双口RAM(Xilinx称为tru...

2018-08-01 17:25:17

常见IC设计/FPGA面试问题之:setup/hold/recovery/removal check时序分析

原文:http://blog.csdn.net/verylogic/article/details/14261989?reload任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式,老实说很晦涩,而且总能看到不同的版本,内容又不那么一致,为了彻底解...

2018-07-19 18:11:15

Xilinx FPGA CLB资源总结:slice、分布式RAM和Block ram

 来源:http://www.eefocus.com/b3574027/blog/15-05/312609_2e5ad.html以下分析基于xilinx7系列CLB是xilinx基本逻辑单元,每个CLB包含两个slices,每个slices由4个(A,B,C,D)6输...

2018-07-19 15:39:03

查看更多

勋章 我的勋章
  • 持之以恒
    持之以恒
    授予每个自然月内发布4篇或4篇以上原创或翻译IT博文的用户。不积跬步无以至千里,不积小流无以成江海,程序人生的精彩需要坚持不懈地积累!
  • 勤写标兵Lv1
    勤写标兵Lv1
    授予每个自然周发布1篇到3篇原创IT博文的用户。本勋章将于次周周三上午根据用户上周的博文发布情况由系统自动颁发。