- 博客(144)
- 资源 (6)
- 收藏
- 关注
RSS订阅
原创 【DDR3 控制器设计】系列博客汇总篇（附直达链接）
在项目的前几部分对 DDR3 完成写读控制以及仲裁写读控制，成功解决了在指令端口同时下达写指令和读指令是出错的问题，但是读写控制仍然存在一个问题，那就是当进行写/读操作的过程中，再来一条写/读指令，此时控制器是无法执行的，也就是此时的设计只能完成单次读写指令，这对于在实际场景使用是极其不便利的，每次只能完成一次突发读写操作，这样效率太低了！由于设计的框架是写命令和读命令分开执行的，当写命令和读命令同时执行时就会出错，并且现在的写和读命令总线是两根独立的总线，可以将其整合到一条总线上。
2022-10-14 06:00:00
4305
3
原创 【HDLBits 刷题】所有答案直达链接汇总
以下为HDLBits全部答案，有些题的解法不唯一，我的也许不是最优解，欢迎提出更好的想法，HDLBits总的来说比较适合初学者，对于有一定基础希望进阶，或者是想要了解关于校招的笔试题相关题目，建议可以刷牛客网上的题，里面的试题包括基础和进阶以及企业校招真题。以下为牛客网刷题网站直达链接。☞牛客网刷题直达链接涵盖基础、进阶真题以及各类企业真题。
2022-09-25 10:14:29
21090
7
原创 【D触发器】从底层重新认识 D 触发器、建立时间和保持时间
从与非门的真值表中可以看出，只有输入 A 和 B 都为 1 的情况下，输出才为 0，其他情况输出均为 1，结合到 PMOS 和 NMOS 的性质来看，对于输出为 0 的情况，NMOS 输入为 1 则导通也就是接地为 0，并且需要输入同时为 1，相当于把两个 NMOS 串联，而对于输出为 1 的情况，只要两个输入其中有一个为 0 则输出为 1，因此相当于把两个 PMOS 并联，于是得到了以下的逻辑门电路。在对称结构中，Q 的输出作为 Q' 的输入，同样 Q' 的输出作为 Q 的输入。这样输出就能稳定为 1。
2023-05-11 17:53:50
5131
3
原创 【EDA Tools】Spyglass 检查 Verilog 和 SystemVerilog 混合语言及 Lint 检查
Spyglass可以用于检查混合设计中的语言互操作性和一致性问题。对于设计中包含多种硬件描述语言的情况，Spyglass 能够识别并解析其中的模块及其互连，并对其进行验证。例如，在包含 Verilog 和 VHDL 的混合设计中，Spyglass 会自动识别并解析 Verilog 和 VHDL 文件及其相互连接。通过运行 Spyglass Lint 功能，可以检查混合设计中的语言一致性问题，例如不兼容的数据类型、互操作性问题以及其他可能导致设计故障或不一致的问题。
2023-04-24 17:11:16
2688
原创 SystemVerilog 语法（3）typedef 的使用
在这个示例中，我们分别定义了两个typedef：memory_t和reg_t。在这个例子中，我们使用 typedef 定义了一个新的数据类型 week_t，该类型实际上是一个枚举类型，表示星期几。综上所述，typedef 是 SystemVerilog 中非常有用的语言构造之一，可以将现有基本类型、结构和联合定义为新的自定义类型，以提高代码可读性和可维护性。以上代码分别定义了一个名为 mem 的 memory_t 结构体变量和一个名为 reg 的 reg_t 联合体变量。
2023-04-12 21:20:31
2154
原创 SystemVerilog 语法（2）struct、enum、union 的使用
例如，如果我们首先将 8'hAB 赋值给 byte，然后将 4'hA 和 4'hB 分别赋值给 nibbles 结构体的两个成员，那么我们只能访问 nibbles 成员，而不能访问 byte 成员。它类似于 C 语言中的 union，但是在 SystemVerilog 中，它可以包含任何类型的数据，包括结构体和数组。struct 是一种用户自定义的数据类型，它可以包含多个不同类型的成员变量，类似于 C 语言中的结构体。需要注意的是，当我们访问 union 的成员时，我们只能访问最后一次赋值的成员。
2023-04-03 08:00:00
2116
原创 SystemVerilog 语法（1）package 的使用
SystemVerilog 中的 package 语法用于将相关的类型、常量、函数和任务组织在一起，以便在多个模块中共享和重用。模块化：使用 package 语法可以将代码分割成多个逻辑模块，使得代码更加模块化，易于维护和重用。作用域控制：package 语法可以控制变量和函数的作用域，避免了变量和函数名称冲突的问题。封装性：使用 package 语法可以将一些私有的变量和函数封装起来，只对外暴露必要的接口，增强了代码的封装性和安全性。
2023-03-30 11:32:32
2447
原创 【DC 综合】Design Complier 使用总结（4）使用 TCL 脚本完成 DC 流程
在综合执行时，之前使用在终端逐句使用命令行的形式，虽然比使用图形界面的方式更快捷，但是过多的约束命令不仅容易敲错而且可能会漏输命令导致出错，因此可以使用 TCL 脚本的形式对所有命令整成脚本，这样只需执行脚本即可完成所有的命令。不仅快捷可以重复使用，只需针对不同的设计更改一些内容即可。以下为针对综合流程设计的 TCL 脚本，内容值包含一些关键的约束，后面需要可以另行补充。同样进入到 dc_shell 模式，并执行 tcl 文件，source 即可。同样的可以在相应的文件找到输出文件。
2023-02-15 17:53:04
2423
原创 【DC 综合】Design Complier 使用总结（3）DC 流程上手实操
具备了前面基础知识的铺垫，现在对 DC 进行实际的上手实操来加深 DC 综合工具的使用流程。在前面介绍过 DC 的启动方式一般为两种：命令行 dc_shell 和图形界面 design_vision。在这里以 dc_shell 为主 design_vision 为辅，进行 DC 实操的演示。用于描述本设计的制造工艺、工作电压与温度(PVT)。器件与线网上的延时在条件不同的时候呈线性变化。在库文件中，包含对各种不同条件的具体描述，如WORSTBESTTYPICAL。
2023-02-08 22:27:26
2563
原创 【DC 综合】Design Complier 使用总结（2）DC 的工作流程
定义本设计要综合时的环境，包括设计的工艺参数（温度、制造工艺、电压)、IO 端口属性等。工艺参数是指器件与线网上的延时。在库文件中，包含有对各种不同条件的具体描述，比如WORST（最严苛）BEST（最松弛）TYPICAL （常规）等。通过设置不同的操作条件，可以覆盖到各种不同的情况。IO 端口属性用于设定信号驱动强度。定义芯片所需的内部时钟信号。通常时钟网络在综合过程中是不做处理的，会在后续的布局布线中插入时钟树，减小其时钟偏斜。
2023-02-06 17:51:49
2515
原创 【DC 综合】Design Complier 使用总结（1）DC 中 TCL 语言的应用
在这个新开的系列中，会开始介绍 Design Compiler 的相关使用总结，可以做个新手入门，目的是方便自己学习，对于具有多年经验的大佬，可能对你帮助不大。首先介绍在 DC 命令中使用的 TCL 语言，这是学习 DC 相关指令的基础，如果内容有错误，还请指正。TCL (Tool Command Language)是一种解释执行的脚本语言(Scripting Language)。它提供了通用的编程能力：支持变量、过程和控制结构；同时 TCL 还拥有一个功能强大的固有的核心命令集。
2023-02-02 12:47:20
2199
原创 【Git】利用 GIT 做版本控制
在做项目开发时，不免需要进行版本更替或者使增加新功能等，这时很重要的环节是对版本进行备份，以便在新版本开发过程中出现问题，而当工程文件过大时，在对文件备份时需要占用过多的存储空间，如果可以将版本备份在类似云端这样的地方，就可以大大减少存储空间的占用，使用 git 进行版本控制是个不错的方法。
2023-01-20 12:32:07
3947
原创 【EDA Tools】VCS & Verdi 联合仿真总结
这篇文章只介绍，VCS 和 Verdi 最基本的操作，更多高阶的操作可以查看其官方手册，也可以在平时的练习中不断加强对软件操作的熟练度，工具学起来还是比较容易的，难的是如何对设计进行快速的仿真并找出其中的 bug，这需要在未来长期学习训练与总结。如果使用终端手敲命令的方法进行 VCS 和 Verdi 的仿真，会显得过于麻烦，不仅费时间而且容易出错，因此可以通过 makefile 脚本的形式对整个过程的命令自动化，在对不同的文件进行仿真时，只需要修改部分内容即可重复使用，非常便捷。编译是仿真设计的第一步。
2023-01-08 17:02:54
3966
原创 【Vim】Vim 常用编辑操作
然而，在不同的工具，以及不同的编程语言之间，正则表达式都会略有不同，这让事情进一步麻烦起来。方便起见，我们将正则表达式的讨论限定在POSIX标准中（它涵盖了大多数命令行工具），与许多编程语言（最著名的Perl）不同，这些编程语言使用的符号集要更多一些。（2）末行模式下，按esc慢退、按两次esc快退、或者删除所有命令，可以回到命令模式。（3）命令模式下，按下i、a等键，可以计入编辑模式。（4）编辑模式下，按下esc，可以回到命令模式。（1）命令模式下，输入:后，进入末行模式。命令模式、编辑模式、末行模式。
2023-01-02 20:22:59
7227
3
原创 【读书笔记】高级FPGA设计之面积结构设计
折叠流水线可以优化在流水线级复制逻辑的流水线设计的面积。当共享逻辑比控制逻辑更大时，控制可以直接用来逻辑复用。对于面积是主要要求的紧凑设计，搜索在其他模块中有类似计数部件的资源，可以把他们放到层次上的全局位置，在多个功能范围之间共享。不正确的复位策略可以产生不必要的面积大的设计和抑制一些面积优化。优化的FPGA资源在不相容的复位分配到它时将不被利用，但利用一般的元件实现其功能，将占用更多的面积。DSPs和其他多功能资源一般对复位策略的变化是不灵活的。
2022-12-27 19:45:24
3441
8
原创 【读书笔记】高级FPGA设计之高速率结构设计
目录写在前面1. 概念介绍2. 高速度结构设计2.1 高流量2.2 低延时2.3 优时序2.3.1 组合逻辑插寄存器2.3.2 并行结构2.3.3 展平逻辑结构2.3.4 寄存器平衡2.3.5 重新安排路径3. 总结本博客为阅读书籍《高级FPGA设计》的部分读书笔记，主要侧重于前几章的内容。在进行 Verilog 设计中，一般会考虑三个基本参数：速度、面积、功耗。在设计中，这三个参量不可能完全顾及到，这时候就需要根据实际的设计需求进行合理的变换，达到一个合理的平衡。比如常见的有：面积换速度，速度换面积等。在
2022-12-05 22:18:11
3224
3
原创 【Typora】Typora 新手入门参数配置记录
目录写在前面更改图片大小更换高亮背景更换主题最近发现一款记笔记的软件——Typora，极简清爽的外观一下子就把我给吸引住了，它支持Markdown 的格式记录，可以让笔记更加有条理、美观，至于 typora 的一些写作语法如，高亮、文字加粗等这里就不多叙述，本篇博客主要记录的是在我刚使用 typora 时，对 typora 的一些常规配置。在刚使用 typora 的时候，插入图片时，发现图片太大了，一幅图占据了三分之一的页面，直接在界面上缩放是不行的，只能通过修改配置文件的代码。点击左上角的文件，选择底部的
2022-12-04 21:57:53
2124
原创 【DDR3 控制器设计】（7）DDR3 的用户端口读写模块设计
经过前几部分的控制器设计，已经包含有DDR3的读写模块、读写仲裁模块，读写指令 FIFO以及读写数据 FIFO 模块，现在便可以对此项设计进行写读验证，但是直接对 FIFO 端的信号进行控制的话，信号过多设计起来较为麻烦，因此考虑在外围添加用户端的写、读控制模块，减少信号交互数，便于用户端进行写读控制。
2022-11-21 06:00:00
3460
22
原创 【DDR3 控制器设计】（6）DDR3 的读写模块添加 FIFO 接口设计
在项目的前几部分对 DDR3 完成写读控制以及仲裁写读控制，成功解决了在指令端口同时下达写指令和读指令是出错的问题，但是读写控制仍然存在一个问题，那就是当进行写/读操作的过程中，再来一条写/读指令，此时控制器是无法执行的，也就是此时的设计只能完成单次读写指令，这对于在实际场景使用是极其不便利的，每次只能完成一次突发读写操作，这样效率太低了！因此设计加上 FIFO 作为缓冲器，满足连续读写操作的需要。
2022-11-09 22:03:26
4232
17
原创 【牛客网刷题】VL11-VL24 组合逻辑 & 时序逻辑
按键悬空时，按键输出高电平，按键按下时，按键输出低电平；实现一个深度为8，位宽为4bit的ROM，数据初始化为0，2，4，6，8，10，12，14。请使用3-8译码器和必要的逻辑门实现全减器，全减器接口图如下，A是被减数，B是减数，Ci是来自低位的借位，D是差，Co是向高位的借位。注：rise,down应为单脉冲信号，在相应边沿出现时的下一个时钟为高，之后恢复到0，一直到再一次出现相应的边沿。某同步时序电路转换表如下，请使用D触发器和必要的逻辑门实现此同步时序电路，用Verilog语言描述。
2022-11-05 19:11:34
2125
原创 【DDR3 控制器设计】（5）DDR3 的仲裁读写操作设计
由于现在设计的框架是写命令和读命令分开执行的，当写命令和读命令同时执行时就会出错，并且现在的写和读命令总线是两根独立的总线，可以将其整合到一条总线上。因此可以添加一个仲裁模块，基本思路就是优先写操作，当写使能为高时，命令总线为写命令，否则为读命令，对于 DDR 读写模块的 app_addr 信号，可以在不使用时将其置为 0，这样将 DDR 读写模块的 app_addr 进行按位或，结果即为对MIG IP 核操作的 app_addr 信号。对于 app_en 也是用同样的方法。
2022-11-01 06:00:00
3469
1
原创 【牛客网刷题】VL8-VL10 generate for语句、比较数大小、function的使用
👉 本系列博客记录牛客网刷题记录👉 日拱一卒，功不唐捐！
2022-10-26 19:20:21
1854
原创 【DDR3 控制器设计】（4）DDR3 的读操作设计
直接对 DDR3 进行读写时序控制是比较困难的，接口复杂且多，但是通过调取 DDR3 控制器 MIG IP 核，间接的对 DDR3 进行控制就会方便很多，控制器给用户端预留了接口，通过查看 MIG IP 核用户手册，对 IP 核进行读控制。
2022-10-24 20:28:21
3646
2
原创 【Linux】常用的 Linux 命令行
在 Linux 系统中，在众多的指令中，对于 FPGA/IC 开发设计人员来说，使用指令最多的就是对文件和目录进行操作，比如打开文件，复制文件，返回上一级目录等，对于大量的文件操作时，使用命令可以带来极大的便利，以下为常用的指令。
2022-10-22 09:09:46
1609
原创 【DDR3 控制器设计】（3）DDR3 的写操作设计
直接对 DDR3 进行读写时序控制是比较困难的，接口复杂且多，但是通过调取 DDR3 控制器 MIG IP 核，间接的对 DDR3 进行控制就会方便很多，控制器给用户端预留了接口，通过查看 MIG IP 核用户手册，对 IP 核进行写控制。
2022-10-17 22:48:17
2525
4
原创 【接口协议】基于 FPGA 的 HMDI 彩条显示实验
HDMI，高清晰度多媒体接口(High Definition Multimedia Interface)是标准的数字化视频/音频接口技术，可用于机顶盒、DVD播放机、个人电脑与电视机。HDMI可以同时传送音频和影音信号，能高品质地传输未经压缩的高清视频和多声道音频数据，最高数据传输速度为 50Gbps 左右。常见的 HDMI 有19 根 pin，此外还有二十多跟 pin 脚的 HDMI 接口这里也只介绍此类常见的 HDMI接口，接口序号和定义如下：引脚信号引脚信号1数据2+11时钟屏蔽2。
2022-10-17 06:00:00
2504
3
原创 【DDR3 控制器设计】（2）DDR3 初始化测试
由于在使用 DDR3 控制器 MIG 时，在刚上电的时候不能立即进行读写操作，而是要等待一段时间（大概100us），等待 DDR3 控制器 MIG IP核初始化完成后，才可以开始进行读写操作，这个实验的目的就是对 DDR3 控制器进行初始化测试。
2022-10-13 22:10:32
3050
2
原创 【DDR3 控制器设计】（1）MIG IP 核的详解与配置
2:1 比例的用户接口数据总线宽度是 MIG 内存接口宽度的 4 倍，比如 MIG 中配置的数据位宽是 16 位，而 DDR 双边采样，所以用户接口是 MIG 内存接口的 4 倍即数据位宽为 64 位，同理可以得到如果设置为 4:1 则是 8 倍的数据位宽即数据位宽为 128 位。这里选择不使用OFF。以下为 MIG 和 DDR 之间的连接框图，可以看到框图的左边是用户接口，中间是 MIG 核，右边是需要控制的 DDR 接口，用户只需要去配置使用 MIG 核，就可以对 DDR 进行控制读写等操作。
2022-10-11 06:00:00
4259
2
原创 【常见 Error & Bug】Vivado仿真报错 ERROR: [XSIM 43-3322] 解决方法
在进行 DDR3 实验时，仿真时出现以下报错信息。谷歌翻译为：错误:[XSIM 43-3322]顶层Verilog设计单元在库工作中静态精化失败。
2022-10-10 06:00:00
5110
原创 【牛客网刷题】VL4 移位拼接乘法
👉 牛客网中有各类题库，其中就有 FPGA/IC 的 Verilog 题库，通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题，并且全部免费！👉 本系列持续更新自己的刷题历程。👉。
2022-10-07 21:20:05
701
原创 【接口协议】FPGA 驱动 VGA 显示实验（二）实验设计部分
顶层模块的作用是例化VGA时序模块以及PLL时钟模块，因为这里VGA所需时钟为40MHz，而板卡上的时钟为100MHz，因此需要例化锁相环将时钟分频到40MHz。最后，因为VGA输出引脚为RGB三种各4个，因此需要将VGA时序模块输出的8位信号截取4位输出。并在正确的计数值显示图像信息，根据时序要求，必须在行和列都处于显示区域才可以输出图像显示，也就是出去了同步脉冲部分，这个部分是在扫描一行后切换到下一行的时间，因此这段时间是不输出图像的。对着原理图进行绑定即可，可以手动约束，也可以自己写约束文件。
2022-10-05 22:26:24
3338
原创 【接口协议】FPGA 驱动 VGA 显示实验（一）原理部分
VGA（Video Graphics Array）视频图形阵列是 IBM 于 1987 年提出的一个使用模拟信号的电脑显示标准。VGA 接口即电脑采用 VGA 标准输出数据的专用接口。VGA 接口共有 15 针，分成 3 排，每排 5 个孔，显卡上应用最为广泛的接口类型，绝大多数显卡都带有此种接口。它传输红、绿、蓝模拟信号以及同步信号(水平和垂直信号)。VGA 具有分辨率高、显示速率快、颜色丰富等优点。
2022-10-05 17:53:33
2851
原创 【牛客网刷题】VL3 奇偶校验
👉 牛客网中有各类题库，其中就有 FPGA/IC 的 Verilog 题库，通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题，并且全部免费！👉 本系列持续更新自己的刷题历程。👉。
2022-10-02 17:37:54
714
原创 【牛客网刷题】VL2 异步复位的串联T触发器
👉 牛客网中有各类题库，其中就有 FPGA/IC 的 Verilog 题库，通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题，并且全部免费！👉 本系列持续更新自己的刷题历程。👉。
2022-09-30 16:38:11
815
原创 【牛客网刷题】VL1 四选一多路器
👉 牛客网中有各类题库，其中就有 FPGA/IC 的 Verilog 题库，通过刷题可以巩固基础。👉 牛客网 Verilog 题库包括基础、进阶以及企业笔试真题，并且全部免费！👉 本系列持续更新自己的刷题历程。👉 牛客网刷题直达链接👉。
2022-09-28 07:00:00
1287
原创 【Verilog 常见设计】（0）二进制码和格雷码互转 Verilog 实现
在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码（Gray Code），另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。在数字系统中，常要求代码按一定顺序变化。例如，按自然数递增计数，若采用8421码，则数0111变到1000时四位均要变化，而在实际电路中，4位的变化不可能绝对同时发生，则计数中可能出现短暂的其它代码（1100、1111等）。在特定情况下可能导致电路状态错误或输入错误。使用格雷码可以避免这种错误。
2022-09-26 06:00:00
1065
6
原创 【Verilog】布斯算法（Booth Algorithm）乘法器的 Verilog 实现
Booth 的算法检查有符号二的补码表示中 'N'位乘数Y的相邻位对，包括低于最低有效位y−1 = 0 的隐式位。对于每个位yi，对于从 0 到N− 1 的i，考虑位yi和yi−1。当这两个位相等时，乘积累加器P保持不变。其中yi= 0 且yi−1 = 1，乘以 2i添加到P;其中yi = 1 且yi−1 = 0，则从P中减去乘以 2i。P的最终值为有符号产品。未指定乘数和乘积的表示形式;...
2022-08-30 06:00:00
5545
7
原创 【HDLBits 刷题 15】Verification Writing Testbenches
以下的解题方法不一定为最佳解决方案，有更好的方法欢迎提出，共同学习，共同进步！终于完成了 HDLBits 刷题，虽然说难度不大，但是有些题目题目还是有锻炼价值的，值得一刷。
2022-08-29 06:00:00
1928
原创 【Verilog】inout 端口信号的使用
芯片的许多外部引脚使用输入式来节省管脚。通常，当信号线用于双向数据传输（例如总线）时，使用 inout 类型。也就是说，端口同时用于输入和输出。inout 通常在特定实现中通过三态门实现。三态栅极的第三种状态是高阻抗'Z'。当输入端口不输出时，将三态栅极设置为高阻抗。这样，信号就不会因为两端同时输出而出错。
2022-08-25 06:00:00
3311
Xilinx 官方 8/10B 编码实现的 Verilog 代码
2022-10-16
JESD204C协议手册，完整的协议内容
2022-10-14
GTX示例工程，对GTX进行初步测试
2022-09-27
sdram model plus，SDRAM仿真模型，可用于SDRAM仿真实现
2022-09-27
时序分析与约束，DDR采样模式示例工程
2022-04-07
基于Xilinx Vivado输入延迟约束分析工程实操，通过此实验工程可以更加深刻的分析输入延迟约束。
2022-03-07
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人