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原创 基于Xilinx FPGA实现PCIE2.0接口
1 理论知识1.1 总线发展1、ISA总线。工业标准架构总线(ISA)，传输速率为16MBps，扩展ISA(EISA)，传输速率为32MBps；2、PCI总线。第一版：PCI总线，工作频率33MHz，数据位宽32bit，传输速率为133MBps。 第二版：PCI总线，工作频率33MHz，数据位宽64bit，传输速率为266MBps。第三版：PCI总线，工作频率66MHz，数据位宽64bit，传输速率为532MBps。3、PCIX总线。第一版：PCIX总线，工作频率133MHz，数据位宽64b
2020-10-09 23:11:15
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原创 关于FPGA核心bug解决
1 解决FPGA核心BUG之一第一家公司以FPGA作为核心处理器，FPGA采集6路视频数据，采用外部存储器DDR进行数据缓存。问题描述：FPGA同事使用verilog语言进行编码，使用三段式状态机进行6路数据轮询DDR写操作和读操作。偶尔出现数据6路数据存储乱序，设计方案为有序存储。解决问题：项目即将交付，领导将该bug交给了我，为了表现自己以及为了项目进度。FPGA小组通过代码走查，方案确认，加班加点，终于找到了问题所在，状态机跑飞了。2 解决FPGA核心BUG之一第二家公司以
2020-10-07 23:46:29
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原创 （22）Xilinx FPGA PCIE中断接口（学无止境）
1 引言最近在做一个项目，用到PCIE接口。主要是FPGA与ARM通过PCIE接口进行通信，中断调试一直不通有2个月，最近也算是找到原因，FPGA中断上报后，CPU可以收到中断。所以，这里整理一下FPGA中断相关信号。2 中断信号开发软件：vivado 2018.2硬件型号：K7 FPGAPCIE IP核对应的中断信号如下：input wire cfg_interrupt output wire cfg_interrupt_rdy ...
2020-09-29 15:00:57
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原创 （21）xilinx PCIE 开发方法（学无止境）
1 xilinx FPGA PCIE开发总结1）参考资料主要是阅读PCIE IP用户手册；其次就是利用网络平台进行PCIE理论知识充电。《pg054-7series-pcie.pdf》《网络资源》2）参考样例a）官方PCIE样例XAPP1052。该样例支持DMA功能和传统中断。说明：中断为传统中断，如果想使用MSI中断，需要驱动软件配置MSI中断类型。b）官方PCIE样例PIO。该样例支持寄存器读取。不支持中断，需要用户自己编写。3）参考论文利用网络资源学习F
2020-09-29 14:50:50
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原创 （20）Xilinx PCIE中断调试成功（学无止境）
0 调试环境FPGA与ARM通过PCIE接口进行数据交互。下位机为FPGA，上位机为ARM。1 遇到问题开发软件：vivado 2018.3硬件型号：Xilinx K7/V7 FPGAFPGA主动发送MSI中断，CPU一直进不来中断函数。也就是说CPU收不到FPGA发送的MSI中断。具体现象：FPGA拉高中断请求信号（cfg_interrupt ），PCIE IP核一直没有响应中断（cfg_interrupt_rdy 信号一直为低）。2 解决方法FPGA中断配置和发送没有问
2020-09-29 11:26:50
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原创 （19）Xilinx PCIE中断理论（学无止境）
0 PCIE中断应用a）基于PCIE接口数据采集系统中断应用系统架构：下位机是FPGA（Xilinx K7/V7/A7 FPGA），上位机是CPU（ARM、PowerPC、DSP、PC主机）；数据处理：FPGA进行数据采集并缓存。当数据缓存到一定程度时，FPGA产生一个中断信号通知上位机接收数据。b) 基于交换机或者系统状态上报中断应用系统架构：下位机是FPGA（Xilinx K7/V7/A7 FPGA），上位机是CPU（ARM、PowerPC、DSP、PC主机）；数据处理：FPGA
2020-09-29 11:16:58
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原创 （18）ADS1675高速模式采样率异常解决（学无止境）
1 ADS1675简介ADS1675是一种高速，高精模拟 - 数字转换器（ADC ） 。采用了先进的Δ-Σ （ ΔΣ ）架构，它的运行速度高达4MSPS出色的AC性能和直流精度。该器件提供两种速度模式，在高速模式的装置可以被设置在操作无论是4MSPS或2MSPS 。在低速模式下，它可设置在任一1MSPS进行操作， 500KSPS ，250KSPS或125ksps采样率。2 问题描述从网上查找ADC高速模式采样率异常时，发现也有遇到类似问题的，但是没有一个说明解决方法的。2.1 同行遇到的问题a)
2020-09-22 16:45:07
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原创 （17）vivado2019.1不能生成bit文件解决方法（学无止境）
1 遇到问题使用vivado2019.1软件，生成bit文件时报错；提示如下：[DRC UCIO-1] Unconstrained Logical Port: 2 out of 29 logical ports have no user assigned specific location constraint (LOC). This may cause I/O contention or incompatibility with the board power or connectivity af
2020-09-22 14:10:35
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原创 （16）ZYNQ FPGA AXI4-stream DATA FIFO IP核（学无止境）
1 应用领域AXI4-stream DATA FIFO主要是PS与PL交互数据时使用。2 AXI4-stream DATA FIFO IP核FIFO如图1所示。图13 AXI4-stream DATA FIFO IP核配置Component Name：器件名字。FIFO depth：FIFO深度。Enable packet mode：使能包模式Asynchronous Clocks：异步时钟Synchronization Stages across Cross Clock.
2020-09-17 17:29:12
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原创 （15）ZYNQ FPGA AXI-stream总线简介（学无止境）
1 应用领域ZYNQ FPGA PS与PL交互需要用到该总线。PL侧支持AXI4-Stream，PS支持AXI总线。AXI4-Stream协议是一种用来连接需要交换数据的两个部件的标准接口，它可以用于连接一个产生数据的主机和一个接受数据的从机。该接口应用领域特别广泛，尤其是基于Xilinx IP核使用场景。例如，DDR IP核、PCIE IP核、Aurora IP、axi4-stream fifo IP、DMA IP、SRIO IP核等，所以学习该协议已成必备。2 AXI4-Stream接口信号
2020-09-17 14:22:07
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原创 （14） ZYNQ AXI4-Lite总线简介（学无止境）
1 应用领域ZYNQ FPGA PS与PL交互主要是通过AXI4-Lite总线。通过寄存器的方式进行数据交互，每个寄存器有对应的地址。地址深度可以根据用户随意设置，最高可以支持64K。2 信号说明AXI4-Lite总线信号如下：// Global Clock Signalinput wire S_AXI_ACLK,//时钟// Global Reset Signal. This Signal is Active LOWinput wire S_AXI_ARESETN,//复位信号/..
2020-09-17 11:31:16
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原创 （13）ZYNQ AXI总线应用范围（学无止境）
0 AXI协议应用ZYNQ FPGA中PL与PS交互接口为AXI接口，AXI接口按照协议分类，可以分为AXI4总线、AXI4-Lite、AXI4-Stream。1 AXI4总线简介（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；主要作为协议转换PL不支持AXI总线，PS支持AXI总线。2 AXI4-Lite简介（For simple, low-thr
2020-09-17 11:09:21
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原创 （11）FPGA跨时钟域问题导致数据偶尔异常（学无止境）
1 问题描述系统时钟为10MHz和100MHz，100MHz作为主时钟需要使用10MHz时钟下的数据，所以首先进行数据时钟域转换。转换方法有多种，这里采用双端口RAM。一个端口负责10MHz时钟域数据写操作，另一个端口负责100MHz时钟数据读操作；这也是一些网上前辈总结的方法；但是系统偶尔出现数据异常。2 问题解决设计要求：使用10MHz时钟进行2秒进行计数，每次到1秒或2s进行计数清零，循环0-2秒计数。该计数器通过双端端口RAM进行跨时钟域转换，出现偶尔数据异常。解决方法1：直接使用1
2020-09-04 15:24:18
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原创 基于ZYNQ FPGA实现数据采集与传输系统设计
1 ZYNQ FPGA简介传统的嵌入式集成电路应用级芯片常见的 DSP，ARM，PowerPC，MIPS， FPGA 等，FPGA 有灵活性好，资源丰富，可反复编程（Programmable）速度快（并行）的优势。但是基本上都是组合使用，常用组合FPGA+DSP、FPGA+ARM、FPGA+ PowerPC、FPGA+FPGA、FPGA+FPGA等，组合方式相对于非组合方式设计是有难度的。XILINX 作为 FPGA （Field Programmable Gate Array）的领导者，率先将专.
2020-09-04 15:03:19
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原创 （10）FPGA顶层通用模块（学无止境）
1 引言顶层模块的输入输出包括那些？顶层模块的输入，是所有底层模块的输入的总和。顶层模块的输出，是所有底层模块的总和。那么，问题来了。1）顶层包括哪些模块？2）顶层包括哪些IP核？3）顶层如何调用子模块？2 通用顶层FPGA通用顶层模块有：1）时钟模块时钟模块主要是PLL IP核。2)调试模块调试模块主要是调试 IP核和调试子模块（自己编写的调试模块）。3)用户子模块1。。。3)用户子模块N用户子模块主要是用户子模块功能，例如串口、网口等。3
2020-09-04 10:31:00
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原创 （9）vivado ila IP使用示例（学无止境）
1 verilog代码`timescale 1ns / 1psmodule top( clk , led );//input/output input clk ;output led ;//wirewire sys_clk ;wire sys_reset ;wire led ;//led led( //clock and reset .sys_clk (sys_clk )...
2020-09-02 10:58:14
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原创 （8）FPGA实现1s闪灯代码（学无止境）
1 verilog代码如下：`timescale 1ns / 1psmodule book9_led( //clock and reset sys_clk , //input sys_clk sys_reset , //input sys_reset //o_led o_led );//output o_ledinput sys_clk ;//50MHzi...
2020-09-02 10:49:29
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原创 （7）Xilinx PCIE 接口调试总结（学无止境）
1 FPGA收不到CPU读写寄存器请求软件环境：vivado 2019.1FPGA型号：Xilinx 7系列FPGA K7a) 问题描述CPU作为主设备，FPGA作为从设备，FPGA使用逻辑分析仪抓取PCIE 接收信号，一直抓取不到任何数据，也就是说FPGA收不到CPU寄存器读写请求。b) 解决方法CPU地址为64位，PCIE IP核Bar地址为32位，CPU把地址转换为32bit，FPGA可以收到CPU寄存器读写请求。当然PCIE IP核bar地址空间选择64bit也可以解决。
2020-08-28 22:45:51
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原创 （6）SMC接口采集数据出现错误（学无止境）
1 问题描述ARM与FPGA通信接口为SMC接口，ARM发送数据，FPGA接收数据，发现发送数据与接收数据偶尔出现不一致现象。2 解决方法SMC总线属于异步总线，也是就是说FPGA使用自己的时钟采集SMC总线上的数据；FPGA采集数据时刻为检测到SMC总线写使能时，立即采集数据；由于总线数据刚开始还没有完全稳定，FPGA就开始取数据，这样导致发送数据与接收数据不一致。修改采集时机策略，解决该问题；等数据稳定后采集数据或者在数据有效中间时刻采集数据，这时总线数据完全稳定，采集数据就会正确。3
2020-08-28 18:05:03
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原创 基于FPGA实现USB2.0接口方案设计
1 USB2.0简介USB2.0因其数据传输速率快和接口的多样化而广泛使用。USB 2.0 已经广泛使用于个人电脑中。USB2.0优势如下：1）速度快，在高速块传输，最大数据字段的模式下，最高可以达到60MB/s；2）连接简单，可即插即用；3）可支持多设备采用“级联”方式连接外设。2 CY7C68013简介USB芯片采用了CY7C68013作为传输媒介，与FPGA的接口包括数据总线和控制总线。CY7C68013 提供了一种独特的架构，使USB接口和应用环境能够直接共享FIFO，而微.
2020-08-25 11:23:16
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原创 （5）vivado不能生成bit文件（学无止境）
1 环境说明软件：vivado 2019.1硬件：K7系列FPGA2 遇到问题vivado 建立工程、添加源代码、约束文件，生成bit文件报错；vivado提示错误解决办法如下：[DRC NSTD-1] Unspecified I/O Standard: 2 out of 16 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', instead of a user assigned specific value. Th
2020-08-25 10:00:40
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原创 （4）FPGA JTAG接口连接（学无止境）
1 JTAG简介FPGA烧录bit文件需要用到仿真器，仿真器与FPGA硬件板卡通过JTAG接口连接。JTAG主要起作用的只有五个信号：Test Clock Input（TCK）、Test Mode Selection Input（TMS）、Test Data Input（TDI)、Test Data Output（TDO）、Test Reset Input（TRST）（可选，因为可以通过TMS复位）；各个芯片都有自己的JTAG调试接口，而且各有些不同，有10针，14针，20针的，多余脚其实没有使用。
2020-08-20 10:53:20
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原创 （30）SPI接口调试丢数据解决（FPGA不积跬步101）
1）遇到问题FPGA与微处理器进行数据交互用到了SPI接口总线，SPI总线已经很成熟了，网上也有好多开源代码。但是，项目开发调试中也遇到SPI通信丢帧验证问题。2）解决方法a、设计思路为：SPI用户模块和SPI接口模块。b、SPI用户模块负责接收数据并进行数据处理，主要是封包和FIFO跨时钟域处理。调试时，发现FIFO出现偶尔写满状态，修改FIFO深度，还是会出现FIFO写满状态。所以，不能通过该方法解决SPI传输丢数问题。c、找到真正原因，SPI内部变量复位时，初始值不应该给0，给0导
2020-08-17 17:38:52
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原创 （29）基于FPGA实现看门狗功能（FPGA不积跬步101）
1 引言微处理（ARM、单片机）在特殊的环境下，运行代码或程序会跑到非预期状态，也就是说系统可能会进入死循环，这种情况微处理器无法进行自我恢复，只能通过复位或者重启进行解决。看门狗就是解决这种情况。2 实现方法看门狗实现主要由两种方法，分别为硬件实现和软件实现。由于硬件实现一般考虑到成本，则一般选择使用软件实现。基于FPGA实现看门狗功能已经成为一种通用方法。3 基本原理利用FPGA实现看门狗基本原理为：利用FPGA的并行性实时监测微处理器送来的喂狗信号（定时电平信号），当FPGA监测.
2020-08-17 11:25:10
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原创 （28）XIlinx FPGA 原语简介（FPGA不积跬步101）
1 引言原语，即primitive。笔者主要从事Xilinx FPGA开发，这里只介绍XIlinx FPGA原语。使用原语的好处，可以直接例化使用，不用定制IP；项目开发中经常用到和IO有关的原语。2 原语介绍1）IBUFIBUF是输入缓存，一般vivado会自动给输入信号加上，不需要手动添加。2）IBUFDSIBUFDS是IBUF的差分形式，也就是说接收差分信号然后转为单端信号。3）BUFG全局时钟缓存，接收时钟时使用。4）IDDR接收双沿采样数据，例如：千兆RGMII接口
2020-08-06 17:58:35
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原创 （3）PCIE中断简介（学无止境）
1 引言FPGA与CPU进行数据交互时，一般需要进行DMA操作，包括读DMA和写DMA操作。读/写DMA一些控制信号一般需要通过中断的方式实现；例如：DMA开始、DMA结束等。2 PCIE中断简介PCIE有三种中断类型，分别为Leagcy Interupt，MSI Interupt，MSI-X Interupt。DMA控制信号也是通过这三种中断类型之一实现。一般采用MSI Interupt中断，Leagcy Interupt是延续PCI总线中断机制，也就是说PCIE总线兼容PCI中断。MSI-
2020-08-06 13:45:52
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原创 （2）PCIE简介（学无止境）
1 PCIE简介1.1 PCIE分层结构PCIE 总线规范采用了分层结构，包括事务层 、数据链路层和物理层 。在PCIE体系结构中 ，数据报文首先在设备的核心层中产生，然后再经过该设备的事务层、数据链路层和物理层，最终发送出去 。接收端的数据也需要通过物理层 、数据链路层和事务层，并最终到达核心层 。1.2 PCIE优势与PCI总线相比，PCIE总线具有以下特点如下：1) 采用差分串行传输方式 ，一条PCIE通道(PCIE x1) 由两对差分信号线来实现发送和接收。2) 具有很好的灵
2020-08-05 10:50:23
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原创 （0）PCIE接口目录（学无止境）
1 目录1.1 PCIE应用领域1.2 PCIE简介1.3 待更新2 结束语希望对你有帮助，如果遇到问题，可以一起沟通讨论，邮箱：[email protected]。
2020-08-05 10:40:07
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原创 （1）PCIE接口应用领域（学无止境）
0 目录0.1PCIE接口应用领域0.2 待更新1 PCIE应用领域之交换机交换机设计主要由硬件和软件两个部分组成 。软件运行在CPU芯片上，硬件运行在FPGA上。上位机软件通过PCIE总线配置交换机的相关寄存器，也可以配置交换机的上行或者下行DMA读写操作，并进行CPU与FPGA数据交互。通用方案是选择PCIE接口作为交换机主机接口，上位机软件可以灵活的通过PCIE总线访问交换机，包括寄存器配置和DMA读写。2 PCIE应用领域之采集存储或采集传输基于FPGA实现AD高速采集和传.
2020-08-05 10:35:41
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原创 基于Xilinx Spartan-7 FPGA实现SMC接口
1 引言Static Memory Controller（SMC）静态存储控制器，SMC接口应用场景之一就是ARM和FPGA通信。FPGA作为从设备，ARM作为主设备。具体实现的逻辑功能也是通过地址下发一些通用配置。ARM + FPGA的方案，FPGA主要用来实现数据的高速采样，而ARM则提供数据的显示，以及一些人机交互的功能。笔者基于Xilinx S7系列FPGA实现SMC接口。2 逻辑设计基于FPGA实现SMC接口主要分为两个模块，分别是SMC物理接口和SMC用户接口。2.1 SMC物理
2020-08-04 23:02:31
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原创 基于Xilinx Spartan-7 FPGA实现AD7606-8接口
1 引言1）AD7606作为新一代同步采样 ADC 芯片,多通道的集成可方便实现智能化变电站设备中的多路电流和电压的测量和监控。2）AD7606为16位8通道同步采样模数数据采集系统，可以满足测井过程中常用模拟信号的采集要求。3）AD7606的数字接口可以配置在并行或串行模式。串行模式为SPI接口进行数据采集读取，并行模式为传统的并行总线（数据总线16位），本文是基于并行模式进行ADC接口逻辑设计。2 逻辑设计基于FPGA实现AD7606接口主要分为两个模块。AD7606接口模块和AD760
2020-08-03 00:07:12
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原创 （27）XILINX FPGA bit文件转换成MCS文件（FPGA不积跬步101）
1 引言当FPGA BIT文件在线调试结束后，就不能下载BIT文件了，BIT文件加载掉电丢失；这时就需要固化FPGA文件，一般是将BIT文件转换为MCS文件，然后将该文件加载到FLASH中，掉电不会丢失，但是加载完后需要重启板卡。2 BIT文件转换为MCS文件流程2.1 使用软件1）ISE14.7（IMPCAT）2）vivado 2018.32.2 MCS转换流程（IMPCAT）1）转备好要转换的bit文件；2）打开软件IMPCAT；3)打开Creat PROM File
2020-08-02 12:06:48
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原创 （26）IMPCAT软件bit文件下载流程（FPGA不积跬步101）
1 引言FPGA bit下载到FPGA的RAM中，掉电丢失，使用MCS文件下载到flash中掉电不会丢失。但是在线调试时，下载bit文件就会很方便，每次更新FPGAbit文件，进行下载调试即可。2 bit文件下载流程如下：1）打开IMPCAT软件；2）双击Boundary Scan，Right click to Add Device or initialize JATG Chain，initialize Chain；3）选择要下载的bit文件（选择bit文件路径），弹出Attach SP
2020-08-01 22:00:04
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原创 （25）FPGA工程师与其他工程师交集（FPGA不积跬步101）
1 引言作为FPGA工程师，在开发设计中免不了遇到一些非FPGA相关问题，这些问题一般需要与其他工程师进行沟通确认或者一起定义通信协议等；需要沟通的工程师有硬件工程师、系统工程师、算法工程师、软件工程师、FPGA工程师、测试工程师等。2 FPGA与硬件工程师交集硬件设计人员提供硬件板卡（板卡有FPGA芯片），FPGA开发是基于板卡开发和验证，也就是说FPGA工程师主要是验证硬件人员设计硬件是否OK；若OK代表板子硬件设计没有问题。有的设计是否正确需要与硬件设计人员进行确认，因为有的设计较为特殊，F.
2020-08-01 21:42:33
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原创 （24）FPGA开发必备（FPGA不积跬步101）
1 FPGA开发必备1、 FPGA理论知识。2 、 FPGA开发语言。3 、 FPGA代码编辑器。4 、 FPGA仿真软件。5 、 FPGA开发软件。6 、 FPGA调试软件。7 、 FPGA板卡。8 、 FPGA硬件测试。9 、 FPGA文档编写。10 、FPGA时序收敛。2 结束语如果遇到问题，可以一起沟通讨论，邮箱：[email protected]。...
2020-08-01 21:37:22
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原创 （23）ISE14.7 PLL输出时钟不能直接输出到普通IO（FPGA不积跬步101）
1 问题描述开发软件：ISE14.7。硬件平台：Xilinx Spartan6。PLL的时钟直接连接到IO，map失败是报错误，错误如下：Place:1136 - This design contains a global buffer instance, <system_clk_BUFGP/BUFG>, driving the net, <ila0_clk>, that is driving the following (first 30) non-clock load
2020-08-01 21:35:30
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原创 （22）Xilinx FPGA开发软件chipscope（FPGA不积跬步101）
1 chipscope调试流程1 、打开ISE14.72、 生成bit文件3 、双击chipscope PRO Analyzer4、 点击类似蜘蛛一样的快捷键（Open Cable/Search JTAG Chain）。5、 右键DEV:0 MyDevice(XC6SLX25)--->Configure--->点击Select New File--->选择bit文件（top.bit）--->点击ok。6、 点击Trigger Setup设置触发条件、采样深度等。7、点击
2020-08-01 21:34:28
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原创 （21）Xilinx FPGA开发软件（FPGA不积跬步101）
1 Xilinx FPGA开发软件Vivado软件vivado 2015.2vivado 2016.1vivado 2016.4vivado 2017.4vivado 2018.1vivado 2018.2vivado 2018.3vivado 2019.1ISE软件ISE14.72 结束语如果遇到问题，可以一起沟通讨论，邮箱：[email protected]。...
2020-07-06 11:28:57
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原创 （20）Xilinx FPGA型号（FPGA不积跬步101）
1 Xilinx FPGA型号项目使用过的FPGA型号有：A77系列FPGA A7K77系列FPGA K7 160T7系列FPGA K7 325T7系列FPGA K7 410T7系列FPGA K7 U 7系列FPGA K7 U+7系列FPGA V7 485T7系列FPGA V7 690TZ77系列FPGA Z7 7007 xc7z007sclg400-27系列FPGA Z7 70107系列FPGA Z7 70207系列FPGA Z7 70307系列FPGA Z7 70..
2020-07-06 11:25:13
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原创 基于FPGA实现DDS正弦波发生器
名言：学无止境。1 开发环境操作系统：win7开发软件：ISE14.7硬件平台：Xilinx FPGA Spartan62 DDS简介DDS（Direct Digital Synthesizer）直接数字合成器。DDS也称信号发生器，用它来产生一定频率的正弦波。3 DDS设计方案基于FPGA实现DDS主要有两种方案，方案如下：方案一：一个周期正弦波数据存储到ROM或者RAM，然后读取正弦波数据显示即可。注意：通过读取快慢控制输出频率。方案二：基于xilinx DDS
2020-06-18 23:36:05
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