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RSS订阅原创 亚稳态
在同步电路当中，数据和时钟总是有着固定的关系，所以当这种关系在满足器件的建立和保持时间的要求时，输出就会在一段延时之后输出一个稳定的值。在同步电路中，满足时序要求的电路是不会有亚稳态出现的。但是，在异步电路中，由于数据和时钟有着不固定的关系，当这种关系违背了时序要求的时候，就会出现亚稳态。亚稳态是由于违背了触发器的建立时间和保持时间而产生的。设计中的每个触发器都...
2020-02-27 15:00:17
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原创 时序约束之时序设计规则约束
在设计中，由于时序路径中的逻辑单元本身存在驱动能力有限的问题，所以在满足时序要求的同时也要保证逻辑单元工作的稳定性，即逻辑单元驱动的负载不应该超过它所能控制的驱动范围。如下图所示。可以通过设置时序设计规则约束来指导时序分析工具正确地评估单元是否能够在稳定的合理工作状态下工作。时序设计规则约束包含如下三个方面。1.最大转换时间所有的单元驱动能力是有限的，故其驱动的最大转...
2020-02-20 11:50:29
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原创 屏蔽时序弧
每个单元内部从输入端口到输出端口都定义有时序弧，默认情况下所有的时序弧都应该有效并用于时序分析。但是在设计中由于具体逻辑设计的原因，某些单元内部的时序弧由于没有对应功能逻辑的触发条件而应该是无效的，对于这样的特殊情况可以通过屏蔽时序弧的约束命令来实现，以指导时序分析工具进行正确的时序分析。比如，选择器单元存在选择输入端到输出端的时序弧，但是设计中不存在通...
2020-02-19 15:36:56
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原创 时序约束之恒定状态约束
根据实际的设计需求，在某种工作模式下有些信号实际上为恒定的值，比如自测试逻辑中的TEST引脚在测试模式下应该设置为1，在常规工作模式下就应该一直保持为0，如下图所示。如果没有正确的恒定状态约束，测试逻辑的时序延时是很难满足常规工作模式下的时序要求的，因此需要通过做相应的恒定状态约束来指导时序分析工具进行正确的时序分析。使用SD...
2020-02-18 14:57:27
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原创 时序约束之时序例外
静态时序分析工具默认分析规则是在单周期下对所有时序路径进行分析，但是实际设计中并不是所有的路径都需要分析，而且也不是所有时序路径的延时都规定在一个时钟周期以内。所以通过定义时序例外来对特殊的时序路径进行特殊的声明，指导时序分析工具对特殊的时序路径做出正确分析，这样的特殊声明叫做时序例外。时序例外主要用于如下几种情况。1.多周期路径设置...
2020-02-17 14:08:47
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原创 时序约束之I/O环境建模约束
上一节介绍的I/O延时约束只能对I/O的输入、输出延时信息进行约束，但是对于输入、输出外部的实际负载情况并没有做精确的设置，如下图所示。如果缺少比较真实的外部输入、输出信息，时序分析工具对与外界逻辑有连接关系的内部逻辑的输入，输出延时的计算结果就会和实际情况之间有比较大的误差。可以通过设置I/O环境建模约束来设置与实际情况相符合的外部输入驱动力信息和输出负载信...
2020-02-16 13:19:30
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原创 时序约束之I/O延时约束
在静态时序分析中介绍了4种时序路径，其中有3种是与外部I/O有关，即触发器到输出端，输入端到触发器和输入端到输出端，所以在时序分析中需要对外部IO的延时进行时序约束，如下图所示。1.设置输入延时输入延时定义为在一个有效时钟周期内，外部逻辑的输出数据到达设计输入端口所占用的延时，如下图所示。 ...
2020-02-15 14:01:34
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原创 时序约束之时钟约束04
最小时钟脉宽时钟信号的脉宽如果太小会引起如下两个方面的问题：1.时序单元无法正常工作由于时序单元本身由建立时间和保持时间的约束，需要时钟信号脉宽必须保持一段时间的稳定，如下图所示。 从上图中可以看出，时钟信号高低电平的最小脉宽至少分别要大于等于满足建立时间与保持时间所需要的时间，否则时序单元无法正...
2020-02-14 13:05:03
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原创 时序约束之时钟约束03
虚拟时钟虚拟时钟，指的是在设计中不存在的时钟，因此设计中定义虚拟时钟满足以下3个特点： 1.设计中的某个时钟是一个现实存在的，但是其时钟源不是来自设计中任何的引脚和端口，即设计中的时序单元都不是由该时钟触发，然而设计中部分时序路径的输入输出端口又与该时钟相关。如下图所示，由于时钟1并不直接在设计里起作用，时钟1即为虚拟时钟。...
2020-02-14 12:01:54
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原创 时序约束之时钟约束02
生成时钟 在设计中有这样一类时钟，它是基于一个主时钟并通过相关逻辑转换后，在相位、频率、占空比等方面和主时钟有一定变化的分支时钟。我们可以把这类时钟定义为生成时钟，因此，生成时钟的时钟源来自主时钟，其相位参考主时钟，如下图所示。使用SDC命令create_generated_clock来定义生成时钟，示例命令如下：crea...
2020-02-13 15:19:19
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原创 时序约束之时钟约束01
在同步电路设计中，各功能逻辑单元之间的数据传输由一个同步信号控制，这个执行统一指挥的信号就是时钟信号，因此需要在设计之初创建时钟，基于该时钟频率进行优化设计，使设计性能达到时序收敛的目的。创建时钟时钟信号为一个周期性信号，定义时钟需要包括以下主要信息：（1）时钟源点时钟源点可以根据情况定义为设计中一个端...
2020-02-12 19:26:07
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原创 静态时序分析的基本方法08
时序优化 解决时序收敛的问题也是静态时序分析中的主要工作。静态时序分析中可以通过自动和手动两种方式完成物理上和时序上的优化工作，其优化时序 的类型主要分为建立时间、保持时间和时序设计规则3钟。1.基本方法优化建立时间和时序设计规则的基本方法由如下几种。（1）改变单元 位置不合理的物理位置...
2020-02-11 20:03:56
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原创 静态时序分析的基本方法07
时序路径悲观移除静态时序分析工具在计算最快时钟路径与最慢时钟路径延时上可分别选择不同的延时路径或者不同的时序模型文件进行计算，但是最快时钟路径与最慢时钟路径上可能存在公共路径。那么在时序计算时，由于公共时钟路径的选择不同会出现不同的公共时钟路径延时值，而公共时钟路径延时出现差值却不符合实际情况，从而导致时序结果过于悲观。因此通过设置时钟路径悲...
2020-02-10 20:22:07
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原创 静态时序分析的基本方法06
其他芯片变化相关分析模式随着制造工艺越来越先进，在时序分析规模不断增大的同时，对时序分析精度的要求也越来越高，因此常规的芯片变化相关分析模式已经无法满足当前更高级的时序分析要求。 本节将介绍两种更高级的芯片变化相关分析模式：高级芯片变化相关分析模式和参数化芯片变化相关分析模式。高级芯片变化相关（AOCV）分析模式 在真...
2020-02-08 14:17:01
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原创 静态时序分析的基本方法05
时序减免时序减免的作用是根据减免系数，静态时序分析工具会在时序路径的每级逻辑门、连线和端口上都加上或减去一个原来延时值乘以减免系数值的延时作为最终的延时结果。设置时序减免值的目的是使时序分析结果更加符合实际情况。静态时序分析工具通过使用命令set_timing_derate来定义时序减免值。 以一条典型的时序路径为例，来介绍建立时间分析中时序减免的作用，如下图所示...
2020-02-07 13:39:59
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原创 静态时序分析的基本方法04
时序路径分析模式 时序路径分析模式中涉及两种计算时序路径类型：最快路径和最慢路径。时序路径分析模式中需要选择正确的最快路径和最慢路径进行时序计算。1.最快路径最快路径指在信号传播延时计算中调用最快工艺参数的路径，根据信号的分类可以分为最快时钟路径和最快数据路径。2.最慢路径最慢路径指在信号传播延...
2020-02-06 15:22:25
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原创 静态时序分析的基本方法03
时序路径的分析方法对时序路径的建立时间和保持时间进行分析是静态时序分析的两个主要工作。1.建立时序分析建立时间是指在时钟捕获信号有效沿到来前，数据信号必须提前达到稳定状态的时间。以下以时序路径类型触发器到触发器为例，如下所示。其时序波形图如下所示。该类型时序路径的...
2020-02-05 13:28:47
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原创 静态时序分析的基本方法02
时序路径延时计算方法当与设计相关的所有时序弧都存在并有效时，时序路径延时就可以基于获取的时序弧信息并运用合适的算法来进行计算。时序路径延时的计算根据如下几种逻辑组合形式而有不同的计算方法。1.组合逻辑之间路径延时计算方法组合逻辑电路在逻辑功能上的特点：任意时刻的输出仅仅取决于当前输入，与电路原来的状态无关。最基本的组合逻辑之间的延时...
2020-02-04 12:58:15
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原创 静态时序分析的基本方法01
时序分析的目的是验证设计是否符合规定时序约束下的性能要求，同时设计者基于时序分析的结果来决定如何在不满足时序要求的情况下进行时序性能改进。时序图 静态时序分析中，数字逻辑电路首先转换成时序图的形式，再基于时序图来计算路径延迟的总和，如果所有的路径都满足时序约束和规范，那么就认为设计满足时序约束规范。 生成时序图首先需要对要进行时序分析...
2020-02-03 13:06:20
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原创 静态时序分析基础知识05
时序弧 静态时序分析是基于时序弧数据的时序分析。时序弧是用来描述两个节点延时信息的数据，时序弧的信息一般分为连线延时和单元延时。连线延时是单元输出端口和扇出网络负载之间的延时信息；单元延时是单元输入端口到输出端口之间的延时信息。因此一条完整路径的时序信息计算由连线延时和单元延时组成。连线延时没有功能属性，所以延时信息在分类上没有区别。单元延时中的...
2020-02-02 13:57:49
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原创 静态时序分析基础知识04
时钟特性 在同步电路设计中，各功能逻辑单元之间的数据传输都由一个同步信号控制，这个执行统一指挥的信号就是时钟信号。 时钟的时序特性主要分为时钟周期、时钟占空比、时钟转换时间、时钟延迟、时钟偏斜和时钟抖动。1.时钟周期时钟周期也称为震荡周期，定义为频率的倒数，如下图所示为一个周期为10的时钟信号波形。...
2020-02-01 16:25:20
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原创 静态时序分析基础知识03
时序路径 时序路径（timing path）是指设计中数据信号传播过程中所经过的逻辑路径。每一条时序路径都存在与之对应的一个始发点和一个终止点。如下图所示。时序分析中定义的始发点可以分为两种：组合逻辑单元的数据输入端口和时序单元的时钟输入端口。如下图中的数据输入1、数据输入2、时钟输入CLK和3个D触发器的时钟端口。时序分析中定...
2020-02-01 14:57:58
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原创 静态时序分析基础知识02
时序单元相关约束时序单元的时序约束是为了保证时序单元能够实现正确的逻辑功能所规定的输入或者输出信号数据需要保持稳定的最小时间间隔值。时序单元相关约束信息包括：建立时间、保持时间、恢复时间、移除时间及最小脉冲宽度。1.建立时间建立时间的解释为输入信号数据应该在时钟信号有效沿前到达并保持的时间。如下图所示，建立时间的测量值为：从数...
2020-02-01 13:23:49
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原创 静态时序分析（STA）的基础知识01
一、逻辑门单元 逻辑门单元是实现基本逻辑运算和符合逻辑运算的单元电路。逻辑门单元分为组合逻辑门单元和时序逻辑门单元两种。时序分析中逻辑门延时和信号线延时是计算延时的主要组成部分，如下图所示。逻辑门延时定义为逻辑单元自身逻辑求值的时间。信号线延时的定义为逻辑信号从逻辑门单元的输出端口开始在互联线上传播到下一级逻辑输入端口的延时。...
2020-01-31 21:32:04
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原创 边缘检测电路的FPGA实现
边沿检测就是检测输入信号或者FPGA内部逻辑信号的跳变（这里我都用sclk表示），也就是实现上升沿或者下降沿的检测，捕获得到边沿使能，来作为时序逻辑的触发信号。 边沿检测的实现很好理解，当上一时刻（sclk_r）为低电平，而当前时刻（sclk）为高电平时，即为外部信号的上升沿。当上一时刻为高电平。而当前时刻为低电平时，即为外部信号的下降沿。 那么我...
2019-01-15 12:42:59
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原创 从能级的角度来看半导体的掺杂
第一次写微博，写一点我学习的心得。 半导体一般由锗和硅两种材料构成，而由于我们生活的环境的温度不是绝对零度，所有会有本征激发（电子脱离质子的吸引力而转变成为自由电子 如下图），这就是温度可以改变半导体的特性。那么我就要引入能级了。本征激发就是将电子从价带激发到导带去，而禁带就是质子对电子的束缚力。我以前不能理解能级，但是现在懂了，希望可以帮到你。 而我要讲的重点来了
2017-08-13 22:25:09
9474
1
AHB_SRAM.rar
2020-05-03
SPI协议简介.pdf
2020-03-12
空空如也
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